特許

J-GLOBAL ID：201703016186395818

基準電圧発生回路

発明者： 加藤 伸二郎 ,  原田 博文 ,  北島 裕一郎 ,  川上 亜矢子
出願人/特許権者： エスアイアイ・セミコンダクタ株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2016-055585
公開番号（公開出願番号）：特開2017-173878
出願日： 2016年03月18日
公開日（公表日）： 2017年09月28日
要約：

【課題】温度変化に対してより安定なED型基準電圧発生回路を提供する。【解決手段】M1とM2を同じ構造のエンハンスメント型NMOSトランジスタとし、前記M1のゲートと基板の間に電圧を印加して、前記ゲートと基板界面との間に正電荷をトラップさせることにより、前記エンハンスメント型NMOSトランジスタであるM1をデプレッション型NMOSトランジスタとして動作させ、エンハンスメント型NMOSトランジスタとデプレッション型NMOSトランジスタが直列に接続されたED型基準電圧発生回路とする。【選択図】図1

請求項（抜粋）：

ゲート電極がダイオードを介して出力端子に結線されたデプレッション型NMOSトランジスタと、 前記デプレッション型NMOSトランジスタに直列に接続された、飽和結線された第1のエンハンスメント型NMOSトランジスタと、 前記デプレッション型NMOSトランジスタの前記ゲート電極にさらに接続された入力端子と、を有し、 前記デプレッション型NMOSトランジスタは、前記第1のエンハンスメント型NMOSトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第2のエンハンスメント型NMOSトランジスタにおいて、ゲート電極と基板の間からトラップされていた電子が抜けること、あるいはホールがトラップされることにより見かけ上の閾値電圧が負となり、デプレッション型NMOSトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。

IPC (1件)：

G05F 3/24

FI (1件)：

G05F3/24 B

Fターム (7件)：

5H420NA16 ,  5H420NB02 ,  5H420NB13 ,  5H420NB25 ,  5H420NB36 ,  5H420NC14 ,  5H420NE23