特許

J-GLOBAL ID：201703016448884777

チップ間メモリインターフェース構造

発明者： ジュンウォン・スー ,  デクスター・ティー・チュン
出願人/特許権者： クアルコム,インコーポレイテッド
代理人 (2件)： 村山 靖彦 ,  黒田 晋平
公報種別：特許公報
出願番号（国際出願番号）：特願2015-515261
特許番号：特許第6105720号
出願日： 2013年05月31日
請求項（抜粋）：

【請求項1】 スタック化パッケージオンパッケージシステムを含む装置であって、前記スタック化パッケージオンパッケージシステムは、 第1のダイであって、第1のメモリおよび第2のメモリ内に構成された複数のメモリセルを含み、前記第1のメモリを含む第1の半部分および前記第2のメモリを含む第2の半部分を有する、第1のダイと、 第2のダイであって、 単一の中央処理装置と、 前記単一の中央処理装置に結合されたバスと、 前記バスに結合されたメモリ管理ユニットと、 第1のクロック信号を前記第1のメモリに供給するために前記メモリ管理ユニットに結合された第1のクロックソースと、 第2のクロック信号を前記第2のメモリに供給するために前記メモリ管理ユニットに結合された第2のクロックソースであって、前記第1のクロック信号は、前記第2のクロック信号と独立しており、前記第1のクロックソースおよび第2のクロックソースは互いに独立している、第2のクロックソースと、 読取データ信号の第1の組および書込データ信号の第1の組を前記第1のメモリへと駆動するために前記メモリ管理ユニットに結合された第1の機能ユニットと、 読取データ信号の第2の組および書込データ信号の第2の組を前記第2のメモリへと駆動するために前記メモリ管理ユニットに結合された第2の機能ユニットとを含み、 読取データ信号の前記第1の組を駆動する前記第1の機能ユニットは、読取データ信号の前記第2の組を駆動する前記第2の機能ユニットから独立しており、 書込データ信号の前記第1の組を駆動する前記第1の機能ユニットは、書込データ信号の前記第2の組を駆動する前記第2の機能ユニットから独立している、第2のダイと、 前記第1のメモリに前記第1のクロックソースを結合する第1の相互接続部および前記第2のメモリに前記第2のクロックソースを結合する第2の相互接続部とを含み、前記第1のクロックソースは前記第1のメモリをクロック制御するために前記第1の相互接続部を駆動し、前記第2のクロックソースは前記第2のメモリをクロック制御するために前記第2の相互接続部を駆動し、前記第1の相互接続部および第2の相互接続部は電気的に互いに独立し、 前記メモリ管理ユニットは、前記単一の中央処理装置によって見られるアドレス空間に属するアドレスを第1の物理アドレスまたは第2の物理アドレスのいずれかに変換し、前記第1の物理アドレスは前記第1のメモリに関連する第1の物理アドレス空間に属し、前記第2の物理アドレスは前記第2のメモリに関連する第2の物理アドレス空間に属することを特徴とする装置。

IPC (7件)：

G06F 13/16 ( 200 6.01) ,  G06F 12/00 ( 200 6.01) ,  H01L 25/10 ( 200 6.01) ,  H01L 25/11 ( 200 6.01) ,  H01L 25/18 ( 200 6.01) ,  G11C 5/00 ( 200 6.01) ,  H01L 27/10 ( 200 6.01)

FI (5件)：

G06F 13/16 510 A ,  G06F 12/00 550 K ,  H01L 25/14 Z ,  G11C 5/00 303 Z ,  H01L 27/10 495

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2011-195158   出願人：ルネサスエレクトロニクス株式会社