特許

J-GLOBAL ID：201703016661495555

3トランジスタ2接合MRAMビットセル

発明者： ラフ・アッペルタンス ,  プラヴィーン・ラガヴァン
出願人/特許権者： アイメック・ヴェーゼットウェー ,  カトリーケ・ユニフェルシテイト・ルーヴァン
代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  中野 晴夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-238559
公開番号（公開出願番号）：特開2017-152071
出願日： 2016年12月08日
公開日（公表日）： 2017年08月31日
要約：

【課題】より高速でかつよりエネルギ効率の高い読み出し動作および/または書き込み動作の技術と、縮小された面積と、を有するMRAMビットセルを提供する。【解決手段】第1のビット線BL1に接続された第1の磁気トンネル接合部MTJ111と、第2のビット線BL2に接続された第2のMTJ112と、第1のMTJに接続された第1の端子および接地導体GNDに接続された第2の端子を有する第1のトランジスタ121と、第2のMTJに接続された第1の端子および接地導体に接続された第2の端子を有する第2のトランジスタ122と、第1のトランジスタの第1の端子に接続された第1の端子および第2のトランジスタの第1の端子に接続された第2の端子を有する第3のトランジスタ123とを備える。【選択図】図2

請求項（抜粋）：

磁気抵抗ランダムアクセスメモリ(MRAM)ビットセル(100)において、 第1のビット線(BL1)に接続された第1の磁気トンネル接合部(MTJ)(111)と、 第2のビット線(BL2)に接続された第2のMTJ(112)と、 前記第1のMTJに接続された第1の端子および接地導体(GND)に接続された第2の端子を有する第1のトランジスタ(121)と、 前記第2のMTJに接続された第1の端子および前記接地導体に接続された第2の端子を有する第2のトランジスタ(122)と、 前記第1のトランジスタの前記第1の端子に接続された第1の端子および前記第2のトランジスタの前記第1の端子に接続された第2の端子を有する第3のトランジスタ(123)と、を含むMRAMビットセル。

IPC (2件)：

G11C 11/56 ,  G11C 11/16

FI (3件)：

G11C11/56 100 ,  G11C11/16 230 ,  G11C11/16 240