特許
J-GLOBAL ID：201703017628801680
対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potentialarchitecture)
発明者：
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出願人/特許権者：
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代理人 (3件)：
SK特許業務法人
, 奥野 彰彦
, 伊藤 寛之
公報種別：特許公報
出願番号（国際出願番号）：特願2014-549348
特許番号：特許第6073920号
出願日： 2013年02月22日
請求項（抜粋）：
【請求項1】
対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、対数ADDAはいずれも多次元の子次元ADDAで構成され、少なくとも1つの子次元ADDAは級電位(stage-potential)処理装置を含み、第λ番目の級電位(stage-potential)処理装置は、2つの通用のモジュール、すなわち第λ番目の級電位形成モジュールと級電位取得モジュールとを含み、
第λ番目の級電位形成モジュールは、参考電位を形成する抵抗チェーンと級電位を確定する回路とで構成されており、Q=2qになり、qビット第λ番目の子次元ADDA参考電位点は直列に接続されたQ個の抵抗により形成されるように、該抵抗チェーンはQ+1個の電位点VλQ、Vλ(Q-1)、・・・、Vλ0を形成し、ここでVλ(Q-1)、・・・、Vλ1、Vλ0は第λ番目のQ次元参考電位点であり、VλQと電源正極Vpとが同様であり、VλQがQ次元参考電位に含まれないことにより、gは次元の下付き(0〜Q-1)のいずれかの1つの点と同様になり、このg点をテスト点といい、このVλgを第λ番目の第g次元参考電位といい、量子化間隔を次元差Δλg=Vλ(g+1)-Vλgともいい、比較電圧UλZが変換範囲VλQ〜Vλ0を超えないとき、UλZに対応する1つの点Gが必ず存在し、g=Gであるとき、Vλ(G+1)>UλZ>VλG、かつUλZ-VλG<ΔλGになり、G点を所定点と命名し、所定点GのVλGはUλZの参考点より小さいとともにUλZの参考点に最接近し、かつ参考点Vλ(Q-1)〜Vλ0中の特殊の参考点電位であり、VλGに表記し、VλGを第λ番目の級電位といい、現在の第λ番目の子次元ADDAにおいて、級電位VλGはUλZの変換値であり、
級電位取得モジュールは、第λ番目の子次元ADDAにおいて、参考電位点Vλ(Q-1)〜Vλ0中の級電位VλGを確認することができるが、級電位VλGを検出したことではないので、級電位取得モジュールを使用する必要があり、級電位取得モジュールは級電位スイッチであり、一組の臨界点作動型スイッチは級電位スイッチを構成し、級電位スイッチJDWKGλは臨界点作動型スイッチ組LJKGZλと多電気路線スイッチDLKGλと含み、臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を1つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた1つの入力端を選択開通端にし、第λ番目の第g次元臨界点作動型スイッチSλgの臨界点作動型スイッチ点Sλg上にある上下2つの制御端Iλ(g+1)とIλgはそれぞれ、電位比較値I*λ(g+1)とI*λgと同値になるように電位比較値に接続され、Iλ(g+1)=1又はIλg=0になるとき、スイッチ点Sλgがオフされ、スイッチ点SλgがIλ(g+1)=0であるとともにIλg=1である条件を満たすときのみ、スイッチ点Sλgがオンされるとともに選択開通点SλGになり、選択開通点SλGの電位は第λ番目の第g次元電位VλGであり、第λ番目の級電位VλGといい、
級電位VλGは、A/D変換又はD/A変換のブリッジであり、かつそれぞれデジタル信号Dλ(q-1)〜Dλ0及び比較電圧UλZと所定の対応関係を持ち、この対応関係は参考点Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0との間の対応関係により実現し、級電位VλGは参考点Vλ(Q-1)〜Vλ0中の1つの臨界点であり、制御ワードIλ(Q-1)〜Iλ0の値と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0の選択開通点とにより級電位VλGを決定し、
級電位VλGは、参考点Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0との間の対応関係により獲得し、
一方面において、Vλ(Q-1)〜Vλ0とデジタル信号の対応関係は、Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0の対応関係であり、Vλ(Q-1)〜Vλ0中には1つの臨界点VλGが存在し、第λ番目の比較電圧UλZ>(VλG〜Vλ0)であることにより、参考点VλG〜Vλ0に対応する制御ワードIλG〜Iλ0は1になり、すなわち、VλGの以下に接続された各臨界点作動型スイッチ(Sλ(G-1)〜Sλ0)の制御ワードIλ(g+1)=Iλg=1になり、すべての(Sλ(G-1)〜Sλ0)はオフ状態になり、UλZ<(VλQ〜Vλ(G+1))であることにより、参考点VλQ〜Vλ(G+1)に対応する制御ワードIλQ〜Iλ(G+1)は0になり、すなわち、VλGの以上に接続された各臨界点作動型スイッチ(Sλ(G+1)〜Sλ(Q-1))の制御ワードIλ(g+1)=Iλg=0になり、すべての(Sλ(G+1)〜Sλ(Q-1))はオフ状態になり、臨界点の臨界点作動型スイッチSλGの制御ワードのみがIλ(G+1)=0、IλG=1になり、オン状態になり、一方面において、Vλ(Q-1)〜Vλ0とSλ(Q-1)〜Sλ0とが対応し、両者は直接に接続されるか或いは算術回路により間接的に接続され、Sλ(Q-1)〜Sλ0中の選択開通点SλGは取得した級電位VλGを級電位スイッチバスSλに送信するとともに、他の子次元ADDAの点出力値に送信して集合演算を行うことにより、A/D又はD/A変換を行い、上述した級電位VλGは比較電圧UλZに最接近する参考点電位であり、両者の関係はVλG=UλZ-UλXであり、UλXは小数電圧であり、かつその参考電位の電圧範囲より小さく、
臨界点作動型スイッチは無損失スイッチであり、無損失スイッチはフォロースイッチを信号スイッチにし、信号を送信するか或いは信号を切断し、電圧フォロースイッチは2つのモジュール、すなわちフォロー部と電源スイッチとを含み、電源スイッチは該フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる、ことを特徴とする対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
IPC (2件)：
H03M 1/36 ( 200 6.01)
, H03M 1/74 ( 200 6.01)
