特許

J-GLOBAL ID：201703018234286026

レベルシフタ

発明者： ブシュナク サナド サレフ ケレデ ,  佐藤 学
出願人/特許権者： 東芝メモリ株式会社
代理人 (5件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  鵜飼 健
公報種別：公開公報
出願番号（国際出願番号）：特願2016-103566
公開番号（公開出願番号）：特開2017-212546
出願日： 2016年05月24日
公開日（公表日）： 2017年11月30日
要約：

【課題】信頼性を向上する。【解決手段】実施形態に係るレベルシフタは、第1信号SEを反転し且つ遅延させた第2信号DEnを生成する第1回路と、第1信号SE及び第2信号DEnが入力されるNAND回路65と、一端に第1電圧VLSが印加され、他端が電源端子Tsupに接続され、ゲートに第3信号SEnが入力される第1トランジスタ70と、一端に第2電圧VBSTが共通に印加され、他端が第1配線NVTDに共通に接続され、ゲートが出力端子OUTに接続され、あるいはゲートに第1信号SEが入力される第2及び第3トランジスタ66及び67と、一端が第1配線NVTDに接続され、他端が出力端子OUTに接続され、ゲートに出力信号GATEPが入力される第4トランジスタ69と、を含む。【選択図】図5

請求項（抜粋）：

第1信号を反転し且つ第1期間だけ遅延させた第2信号を生成する第1回路と、 第1入力端子に前記第1信号が入力され、第2入力端子に前記第2信号が入力されるNAND回路と、 一端に第1電圧が印加され、他端が前記NAND回路の電源端子に接続され、ゲートに前記第1信号を反転した第3信号が入力される第1トランジスタと、 一端に前記第1電圧よりも大きい第2電圧が印加され、他端が第1配線に接続され、ゲートが出力端子に接続された第2トランジスタと、 一端に前記第2電圧が印加され、他端が前記第1配線に接続され、ゲートに前記第1信号が入力される第3トランジスタと、 一端が前記第1配線に接続され、他端が抵抗素子を介して前記出力端子に接続され、ゲートに前記NAND回路の出力信号が入力される第4トランジスタと を備えることを特徴とするレベルシフタ。

IPC (7件)：

H03K 19/018 ,  H01L 21/82 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 27/092 ,  G11C 16/04 ,  G11C 16/06

FI (6件)：

H03K19/00 101B ,  H01L21/82 D ,  H01L27/08 311D ,  H01L27/08 321M ,  G11C17/00 622E ,  G11C17/00 633D

Fターム (48件)：

5B225BA01 ,  5B225CA27 ,  5B225EA05 ,  5B225EC06 ,  5B225EG19 ,  5B225FA02 ,  5F048AA05 ,  5F048AA07 ,  5F048AB01 ,  5F048AB04 ,  5F048AB08 ,  5F048AC02 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BA19 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB15 ,  5F048BB16 ,  5F064BB05 ,  5F064BB07 ,  5F064BB12 ,  5F064BB16 ,  5F064BB30 ,  5F064BB35 ,  5F064CC12 ,  5F064CC14 ,  5F064CC22 ,  5F064DD35 ,  5F064DD36 ,  5J056AA32 ,  5J056BB46 ,  5J056CC05 ,  5J056CC21 ,  5J056DD13 ,  5J056DD17 ,  5J056DD18 ,  5J056DD28 ,  5J056DD46 ,  5J056EE07 ,  5J056EE11 ,  5J056EE13 ,  5J056FF08 ,  5J056GG08 ,  5J056KK01