特許
J-GLOBAL ID：201703018341944621
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人筒井国際特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2013078925
公開番号（公開出願番号）：WO2015-059811
出願日： 2013年10月25日
公開日（公表日）： 2015年04月30日
要約：
半導体装置は、複数のチェインメモリアレイCYを含む不揮発性メモリ部と、不揮発性メモリ部へのアクセスを制御する制御回路とを備える。制御回路は、互いに隣接して配置される複数のチェインメモリアレイCYを書込み領域とし、書込み領域の外周に隣接して配置されるチェインメモリアレイをダミーチェインメモリアレイDCYとし、書込み領域を一括消去する際、ダミーチェインメモリアレイDCYに対して消去動作を行わない。書込み領域を一括消去する際に、ダミーチェインメモリアレイDCYは熱ディスターブの影響を低減する様に機能する。
請求項（抜粋）：
不揮発性メモリ部と、
入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路と、を有し、
前記不揮発性メモリ部は、
複数の第1信号線と、
前記複数の第1信号線と交差する複数の第2信号線と、
前記複数の第1信号線と前記複数の第2信号線の交点に配置される複数のメモリセル群と、を有し、
前記複数のメモリセル群のそれぞれは、
第1〜第N(Nは2以上の整数)メモリセルと、
前記第1〜第Nメモリセルをそれぞれ選択する第1〜第Nメモリセル選択線と、を有し、
前記制御回路は、
互いに隣接して配置される複数のメモリセル群を、第1領域とし、前記第1領域における前記複数のメモリセル群のそれぞれにおける前記第1〜第Nメモリセルの中のN個に対して、第1論理レベルを一括して書込み、
前記第1領域の外周に隣接して配置されたメモリセル群を、第2領域とし、前記第2領域のメモリセル群に対して、前記第1論理レベルへの書込みを行わない、半導体装置。
IPC (1件)：
FI (3件)：
G11C13/00 480G
, G11C13/00 210
, G11C13/00 270E
