特許
J-GLOBAL ID：201703018586359260
メモリ装置及びメモリ装置の制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：特許公報
出願番号（国際出願番号）：特願2013-264282
公開番号（公開出願番号）：特開2015-122132
特許番号：特許第6102722号
出願日： 2013年12月20日
公開日（公表日）： 2015年07月02日
請求項（抜粋）：
【請求項1】 第1のポート及び第2のポートのアクセスが可能なメモリと、
データに対してエラー検出訂正コードを付与して前記メモリの第1のポートに書き込みを行うエラー検出訂正符号化回路と、
前記メモリの第1のポートから読み出されたデータ及びエラー検出訂正コードを入力し、前記入力したエラー検出訂正コードを基に前記入力したデータのエラーを検出した場合には、前記入力したデータを訂正するエラー検出訂正復号化回路と、
前記エラーが検出され、かつ、前記メモリの第1のポートに対する今回のアクセスアドレスと前回のアクセスアドレスが同じ場合には、前記訂正されたデータ及び前記エラー検出訂正コードを前記メモリの第2のポートに書き込まず、前記エラーが検出され、かつ、前記メモリの第1のポートに対する今回のアクセスアドレスと前回のアクセスアドレスが異なる場合には、前記訂正されたデータ及び前記エラー検出訂正コードを前記メモリの第2のポートに書き込む制御回路と
を有することを特徴とするメモリ装置。
IPC (2件)：
G06F 11/10 ( 200 6.01)
, G11C 11/413 ( 200 6.01)
G06F 11/10 662
, G11C 11/34 K
