特許

J-GLOBAL ID：201703019173753153

スプリットゲートフラッシュ技術におけるインターディジテートキャパシタ

発明者： 陳 宛▲てい▼ ,  王 馭熊 ,  陳 漢譽
出願人/特許権者： 台湾積體電路製造股▲ふん▼有限公司
代理人 (6件)： 田澤 英昭 ,  濱田 初音 ,  中島 成 ,  坂元 辰哉 ,  辻岡 将昭 ,  井上 和真
公報種別：公開公報
出願番号（国際出願番号）：特願2016-180376
公開番号（公開出願番号）：特開2017-063188
出願日： 2016年09月15日
公開日（公表日）： 2017年03月30日
要約：

【課題】スプリットゲートフラッシュ技術におけるインターディジテートキャパシタを提供する。【解決手段】本発明は、スプリットゲートフラッシュメモリセルとともに形成され、且つ、単位面積当たり、高キャパシタンスを提供するインターディジテートキャパシタ、および、その形成方法に関する。いくつかの実施態様において、インターディジテートキャパシタは、半導体基板の上面内に設けられるウェル領域を有する。複数のトレンチは、半導体基板の上面から、ウェル領域内の位置まで縦方向に延伸する。下部電極が複数のトレンチ内に配置される。下部電極は、複数のトレンチの内面に沿って配置される電荷トラッピング誘電層により、ウェル領域から分離される。複数の上部電極は、電荷トラッピング誘電層により、下部電極から横方向に分離され、且つ、第一誘電層により、ウェル領域から縦方向に分離される位置で、半導体基板上に配置される。【選択図】図1

請求項（抜粋）：

集積チップであって、 半導体基板の上面内に設けられるウェル領域と、 第一誘電層により、前記半導体基板から縦方向に分離される位置で、前記半導体基板上に配置される複数の上部電極と、 前記複数の上部電極間から、前記ウェル領域内に埋め込まれる位置まで縦方向に延伸する一つ以上の下部電極、および、 前記半導体基板と前記一つ以上の下部電極の間、および、前記複数の上部電極と一つ以上の下部電極の間に配置される電荷トラッピング誘電層、 を含むことを特徴とする集積チップ。

IPC (5件)：

H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10

FI (3件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 461

Fターム (47件)：

5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083ER21 ,  5F083GA09 ,  5F083GA27 ,  5F083GA28 ,  5F083HA01 ,  5F083HA02 ,  5F083HA10 ,  5F083JA02 ,  5F083JA04 ,  5F083JA12 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA06 ,  5F083MA15 ,  5F083MA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR07 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA06 ,  5F083ZA12 ,  5F083ZA13 ,  5F101BA45 ,  5F101BA54 ,  5F101BB02 ,  5F101BD12 ,  5F101BD22 ,  5F101BD35 ,  5F101BD36 ,  5F101BD39 ,  5F101BE07 ,  5F101BH21

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2007-262059   出願人：株式会社ルネサステクノロジ
• 半導体容量素子
  公報種別：公開公報   出願番号：特願平5-253929   出願人：ローム株式会社
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-155474   出願人：株式会社東芝
• 半導体装置の製造方法及び半導体装置
  公報種別：公開公報   出願番号：特願2008-299376   出願人：株式会社ルネサステクノロジ