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J-GLOBAL ID：201802210217862628   整理番号：18A0202013

単一ビット全ディジタル周波数合成のための実験室ジッタ除去回路【Powered by NICT】

Laboratory jitter removal circuit for single-bit all-digital frequency synthesis

著者 (3件)： Raptakis Adam (Department of Electrical and Computer Engineering, National Technical University of Athens, Athens, Greece) ,  Oustoglou Costas (Department of Electrical and Computer Engineering, National Technical University of Athens, Athens, Greece) ,  Sotiriadis Paul P. (Department of Electrical and Computer Engineering, National Technical University of Athens, Athens, Greece)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PACET  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 単一ビット出力を持つシグマ-デルタ変調に基づく全ディジタル周波数シンセサイザは例外的に高いダイナミックレンジおよびスプリアスフリーダイナミックレンジ,シミュレーションを持つことができる。FPGA実装の性能は,しかしながら,FPGAとそのクロック基準によって導入されたジッタ,位相雑音への変換により著しく制限されている。スペクトルクリーン単一ビット出力系列を達成し,全ディジタル周波数合成器の達成可能な性能を実証するために,FPGAと参照ジッタを抑制するための実験室回路アーキテクチャを紹介した。提案したアーキテクチャは,低位相雑音参照発振器で発生させた二低ジッタクロックの一つを用いてFPGAのsinglebitディジタル出力をReクロック1ビットDACに基づいている。第二時計を用いてプログラマブル遅延線と小さい値周波数分周器を通過した後のFPGAをclockことである。回路のアーキテクチャの実装は,設計課題を議論し提示した。位相雑音測定回路の性能を示した。スペクトル測定は,シグマ-デルタ変調器単一ビット出力の1例におけるジッタ除去の有効性を示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *ディジタル方式 ,  FPGA ,  発振器 ,  遅延線 ,  クロック ,  分周器 ,  *周波数合成 ,  ダイナミックレンジ ,  *ジッタ ,  ΔΣ変調 ,  周波数シンセサイザ ,  計算機アーキテクチャ ,  位相雑音
準シソーラス用語： 測定回路 ,  SFDR , 【Automatic Indexing@JST】

分類 (1件)： 変復調回路  (NC05050F)

タイトルに関連する用語 (5件)： ビット ,  ディジタル ,  周波数合成 ,  実験室 ,  ジッタ