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J-GLOBAL ID：201802211163451576   整理番号：18A0348501

実行時間ハードウェアトロイの緩和法を用いた硬化ネットワークオンチップ設計【Powered by NICT】

A hardened network-on-chip design using runtime hardware Trojan mitigation methods

著者 (2件)： Frey Jonathan (University of New Hampshire, Durham, NH 03824, USA) ,  Yu Qiaoyan (University of New Hampshire, Durham, NH 03824, USA)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 56  ページ： 15-31  発行年： 2017年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： グローバル半導体ビジネスモデルのために,ハードウェアトロイ(HT)として知られている,悪意ハードウェア修飾はチップセキュリティのための大きな関心事として上昇した。一般集積回路のためのHT検出と緩和法は過去10年間で調べた。しかし,大部分の既存の努力により,ネットワークオンチップ(NoC)におけるHTのためのカスタマイズされていない。巨大NoC検出のためのファームウェアおよびソフトウェアレベル法を補完するために,改ざんに対するNoCハードウェア設計を硬化させる対策を提案した。より詳しくいえば,ここでは,NoC設計住宅におけるdisloyalメンバーまたは3~第三者システムインテグレーション会社による挿入ポテンシャル内部ルータHTsを緩和するための協調動的順列とフリット完全性チェック法を提案した。HTは,NoCパケット宛先アドレスを制御するならばこの方法は他の方法より70.1%まで受信したパケットの数を改善した。提案手法の平均リンクアベイラビリティが既存の方法よりも43.7%高かった。著者らの方法は,既存の方法に比べて,それぞれ,目的地,ヘッダ,および尾部場における単一HTの63.4%,68.2%,および98.9%有効平均潜時を増加させた。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 待ち時間 ,  カスタム化 ,  *ハードウェア ,  完全性 ,  半導体 ,  ハードウェア設計 ,  ファームウェア ,  集積回路 ,  パケット ,  システムインテグレーション ,  *緩和法 ,  帯域幅 ,  スループット
準シソーラス用語： *ネットワークオンチップ ,  *実行時間 , 【Automatic Indexing@JST】

著者キーワード (9件)： ハードウエア・トロイの木馬 ,  ハードウェアセキュリティ ,  ネットワークオンチップ(NoC) ,  帯域幅減少 ,  デッドロック ,  ライブロック ,  サービス否認攻撃 ,  待ち時間 ,  処理能力

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (6件)： 実行時間 ,  ハードウェア ,  緩和法 ,  硬化 ,  ネットワークオンチップ ,  設計