抄録/ポイント:
抄録/ポイント
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ディジタル回路の検証が失敗すると,デバッギングと固定が主要な後続タスクになる。計算ユニットは,多様なアーキテクチャと高い設計複雑性のために,デバッギングのための最も挑戦的な回路の一つである。顕著な例は乗算器である。既存の自動法はこれらの回路に対して失敗するので,両タスクは典型的に非常に時間がかかる手動で実行される。本論文では,Symbolic Computer Algebra(SCA)とBoole充足可能性(SAT)の組合せに基づく完全なデバッギングフローを提案した。完全な方法は,計算回路がその仕様を満たすために保証されるまで,完全なループを目標とする。このために,著者らのアプローチは,3つのフェーズ検証,位置確認,および固定から成る。実験評価において,最も複雑な乗算器アーキテクチャに対する著者らのアプローチの適用性を実証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】