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J-GLOBAL ID：201802212768478858   整理番号：18A0728665

3つのハッシュアルゴリズムを含むshaプロセッサの効率的実装(sha-512,sha-512/224,sha-512/256)【JST・京大機械翻訳】

An efficient implementation of SHA processor including three hash algorithms (SHA-512, SHA-512/224, SHA-512/256)

著者 (2件)： Lee Sang-Hyun (Kumoh National Institute of Technology) ,  Shin Kyung-Wook (Kumoh National Institute of Technology)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICEIC  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,SHA-512/224およびSHA-512/256の3つのハッシュアルゴリズムを実装したSHAプロセッサの設計について述べた。SHAプロセッサは,ハッシュアルゴリズムに従って512,224,256ビットの3つの異なる長さのダイジェストを生成する。SHA-512/224およびSHA-512/256の初期ハッシュ値は,SHA-512を用いて生成され,32ビットデータパスに基づいており,面積効率的な実装をもたらすことが設計された。HDLで設計したSHAプロセッサをFPGA実装により検証した。0.18s&m CMOSセルライブラリで合成したSHAプロセッサは27,368ゲート等価(GEs)を占め,185MHzクロック周波数まで動作できる。SHAプロセッサはIoTセキュリティ応用に使用できる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： CMOS ,  セキュリティ ,  *演算プロセッサ
準シソーラス用語： クロック周波数 ,  セルライブラリ ,  FPGA実装 ,  面積効率 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  符号理論  (ND02030R)

タイトルに関連する用語 (4件)： アルゴリズム ,  SHA ,  プロセッサ ,  実装