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J-GLOBAL ID：201802214301408312   整理番号：18A2107523

CMOS 65nmにおけるRADハード12ビット自動較正ADC【JST・京大機械翻訳】

A Rad-Hard 12-bit Auto-Calibrated ADC in CMOS 65nm

著者 (8件)： Ciciriello F. (Department of Electrical and Information Engineering of Politecnico di Bari, Italian Institute of Nuclear Physics - Sezione di Bari, Bari, I-70125, Italy) ,  Marzocca C. (Department of Electrical and Information Engineering of Politecnico di Bari, Italian Institute of Nuclear Physics - Sezione di Bari, Bari, I-70125, Italy) ,  Demaria L. (Italian Institute of Nuclear Physics - Sezione di Torino, Italy) ,  Pacher L. (Italian Institute of Nuclear Physics - Sezione di Torino, Italy) ,  Rotondo F. (Italian Institute of Nuclear Physics - Sezione di Torino, Italy) ,  Wheadon R. (Italian Institute of Nuclear Physics - Sezione di Torino, Italy) ,  Di Salvo A. (Politecnico di Torino and Italian Institute of Nuclear Physics- Sezione di Torino, Italy) ,  Mazzucchelli P. (Universita` di Torino, Italy)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： NSS/MIC  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CHIPIX65プロジェクトのフレームワークにおいて,HL-LHCにおける画素検出器のための65nm CMOSにおける新しい世代読み出しASICのプロトタイピングを目的として,12ビットADCをゆっくり変化する信号とdc電圧基準レベルを監視するために設計した。ADCのアーキテクチャは二重傾斜集積構造に基づいており,回路は460μmのx275um面積を持っている。全てのアナログブロックは,ディジタル部分から到来する雑音をより良く除去するために,深いn井戸に置かれている。さらに,新しい自己較正手順をハードウェアに実装し,ADCの内部構成レジスタを設定し,回路が出力されるとすぐに,その構成可能なパラメータを制御した。ADCの二つのバージョンをプロトタイプ化し,第二のバージョンをCHIPIX65実証器ASICに集積した。最初の測定試験を行い,線形性と分解能に関する回路の性能を検証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 分解能 ,  画素 ,  計算機アーキテクチャ ,  アナログ系 ,  検出器 ,  雑音 ,  プロトタイピング ,  電圧 ,  レジスタ ,  ハードウェア ,  ディジタル方式 ,  *CMOS ,  ASIC ,  プロトタイプ
準シソーラス用語： 読出し , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R)

タイトルに関連する用語 (4件)： CMOS ,  ビット ,  較正 ,  ADC