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J-GLOBAL ID：201802215353590482   整理番号：18A2164873

メモリインメモリ加速器のための設計フレームワーク【JST・京大機械翻訳】

A Design Framework for Processing-In-Memory Accelerator

著者 (3件)： Gao Di (Zhejiang University) ,  Shen Tianhao (Zhejiang University) ,  Zhuo Cheng (Zhejiang University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： SLIP  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： プロセッサとメモリの間の性能不整合の増加により,「メモリ壁」は全計算システムのボトルネックになった。ギャップを橋渡しするために,プロセスインメモリ(PIM)は,挑戦を克服するための実行可能なオプションとして再検討されており,デバイスからシステムへの様々な研究がある。本論文では,エネルギー効率と性能改善によるPIMベースの加速のための完全な設計フレームワークを提示した。フレームワークは,ハードウェア加速器設計と最適化を可能にするために,システムレベル設計とプロトタイプアーキテクチャとソフトウェアスタックサポートをカバーする。それはまた,配置可能性,容易なアクセスと効果的な評価とプロファイリングによって特徴付けられる。実験では,最小エネルギー効率運転を同定するために畳込みニューラルネットワークを解析し,PIM加速により置き換えた。実験結果は,提案した加速器が,従来のCPUのみの実装と比較して,マトリックス乗算に対して6~9Xの性能利得と10~15xのエネルギー改善を達成できることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  エネルギー効率 ,  プロトタイプ ,  計算機システム ,  最適化 ,  演算プロセッサ ,  *記憶装置 ,  不整合 ,  ソフトウェア ,  ハードウェア ,  利得 ,  計算機アーキテクチャ
準シソーラス用語： 畳込みニューラルネットワーク ,  最小エネルギー原理 ,  プロファイリング , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 加速器 ,  設計 ,  フレームワーク