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J-GLOBAL ID：201802215677341263   整理番号：18A0651338

Σ-ΔADCのための低電力ディジタル抽出フィルタを用いた。【JST・京大機械翻訳】

A low power digital decimation filter for Sigma-delta ADC

著者 (4件)： Wang Jie (湘潭大学 物理与光電工程学院,湖南 湘潭 411105;微光電与系統集成湖南省工程実験室,湖南 湘潭 411105) ,  Liu Huijun (湘潭大学 物理与光電工程学院,湖南 湘潭 411105;微光電与系統集成湖南省工程実験室,湖南 湘潭 411105) ,  Xie Liang (湘潭大学 物理与光電工程学院,湖南 湘潭 411105;微光電与系統集成湖南省工程実験室,湖南 湘潭 411105) ,  Jin Xiangliang (湘潭大学 物理与光電工程学院,湖南 湘潭 411105;微光電与系統集成湖南省工程実験室,湖南 湘潭 411105)
資料名： Dianzi Yuanjian yu Cailiao  (Dianzi Yuanjian yu Cailiao)
巻： 36  号： 11  ページ： 52-59  発行年： 2017年 
JST資料番号： C2506A  ISSN： 1001-2028  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： Σ-ΔADC(アナログディジタル変換器)に適した低電力デジタル抽出フィルタを設計した。このディジタル抽出フィルタは三次構造で実現され,それぞれCICフィルタ,補償フィルタ,および半帯域フィルタである。設計において、Noble恒等式原理、多相分解技術とCSDコード技術を用いて、フィルタの電力消費を予備的に低減した。補償フィルタと半帯域フィルタの長さのパリティと係数の対称性に基づいて,最適化フィルタの構造を提案し,フィルタの電力消費を低減し,低電力消費を実現した。本設計は110nm CMOSプロセスに基づき、10MHzサンプリング周波数、5kHz正弦波入力信号周波数と256倍のサンプリングレートの状況でシミュレーションを行った。シミュレーション結果は,フィルタの信号対雑音比(SNDR)が91.5dB,SFDRが97.0dBであり,有効ビット数(ENOB)が14.91ビットに達することを示した。1.5Vの電源電圧において,デジタル回路(SPI)の面積は0.31mm×0.81mmであり,全電力消費はわずか376μWであった。Data from Wanfang. Translated by JST【JST・京大機械翻訳】

シソーラス用語： SN比 ,  帯域フィルタ ,  周波数 ,  *ディジタル方式 ,  シミュレーション ,  電力消費 ,  最適化 ,  *フィルタ ,  正弦波 ,  ディジタル回路 ,  AD変換器
準シソーラス用語： 電源電圧 ,  SFDR ,  SNDR ,  *低電力化 , 【Automatic Indexing@JST】

著者キーワード (6件)： Sigma-Delta ADC ,  low power ,  digital decimation filter ,  polyphase decomposition ,  coefficient symmetry ,  parity optimization method

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： ADC ,  低電力 ,  ディジタル