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J-GLOBAL ID:201802216636289469   整理番号:18A0080448

アサーションベース検証を用いた多重リセットドメイン検証【Powered by NICT】

Multiple reset domains verification using assertion based verification
著者 (3件):
資料名:
巻: 2017  号: VLSI-SoC  ページ: 1-6  発行年: 2017年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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オンチップ(SoC)設計海流系は,クロック,リセットと出力ドメインなど複数の領域で動作する。これは異なる配置で作動できることを異なるIP上に存在する種々の官能基を生成した。正しい同期の欠如と多重リセット領域を横切って伝搬するデータは劣化と信頼性に欠けている。本論文では,複数のリセットドメイン違反を検証動的に効率的な技法を提案した。最初に提案した方法をシステムVerilog表明(SVA)を用いて,これらの違反をモデル化し自動的に生成されたアサーションによる設計を実装し,次にこれらの違反の存在を証明するためのシミュレーションや形式的手法を用いて計装設計を検証することである。論文では最初に,7種類の可能なリセット違反のを分類し,de主張とバグを意味する各カテゴリーのためのユニークなアサーション論理が形成した。フレームワークは,複数のリセットを用いた実設計に問題発見の有効性を証明した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (2件):
分類
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計算機システム開発  ,  固体デバイス計測・試験・信頼性 
タイトルに関連する用語 (5件):
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