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J-GLOBAL ID：201802216982268523   整理番号：18A0728709

調整可能な閾値電圧比較器を用いた12ビット3MS/s非同期コンパレータに基づく巡回ADC【JST・京大機械翻訳】

A 12-bit 3 MS/s asynchronous comparator-based cyclic ADC with an adjustable threshold voltage comparator

著者 (4件)： Yang Han (Department of Electrical and Computer Engineering, Seoul National University, Seoul 08826, Republic of Korea) ,  Kim Sunkwon (Department of Electrical and Computer Engineering, Seoul National University, Seoul 08826, Republic of Korea) ,  Kim Taehoon (Department of Electrical and Computer Engineering, Seoul National University, Seoul 08826, Republic of Korea) ,  Kim Suhwan (Department of Electrical and Computer Engineering, Seoul National University, Seoul 08826, Republic of Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICEIC  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,従来のコンパレータベースのスイッチドキャパシタ(CBSC)回路における長い充電と放電時間によって制限される変換率を改善するために,調整可能な閾値電圧を有する非同期コンパレータベースのサイクリックアナログ-ディジタルコンバータ(ADC)を提案した。著者らの非同期タイミングとコンパレータの調整可能な閾値電圧は,低い供給電圧操作と低い電力消費のようなCBSC回路の利点を維持して,望ましくないアンダーシュートと残留信号のオーバーシュートを減らすことによって,変換率を改善した。レイアウト後シミュレーション結果は,信号対雑音と歪比(SNDR)が64.9dBであることを示し,3MS/sのサンプリング速度とNyquist速度入力周波数において,無雑音ダイナミックレンジ(SFDR)は69.7dBである。チップは,0.18μm CMOSプロセスで設計され,0.25mm2の有効面積と1.8Vで1.6mWの電力消費を持っている。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： オーバシュート ,  シミュレーション ,  雑音 ,  周波数 ,  ダイナミックレンジ ,  *コンパレータ ,  SC回路 ,  電力消費 ,  CMOS
準シソーラス用語： SFDR ,  サンプリング速度 ,  SNDR ,  アンダーシュート ,  供給電圧 ,  *閾値電圧 , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 閾値電圧 ,  比較器 ,  ビット ,  非同期 ,  コンパレータ ,  巡回 ,  ADC