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J-GLOBAL ID：201802219148883998   整理番号：18A2113045

CHAM:複合階層意識法を用いたプレフェッチ効率の改善【JST・京大機械翻訳】

CHAM: Improving Prefetch Efficiency Using a Composite Hierarchy-Aware Method

著者 (4件)： Qian Cheng (College of Computer, National University of Defense Technology, Changsha 410073, P. R. China) ,  Huang Libo (College of Computer, National University of Defense Technology, Changsha 410073, P. R. China) ,  Yu Qi (College of Computer, National University of Defense Technology, Changsha 410073, P. R. China) ,  Wang Zhiying (College of Computer, National University of Defense Technology, Changsha 410073, P. R. China)
資料名： Journal of Circuits, Systems, and Computers  (Journal of Circuits, Systems, and Computers)
巻： 27  号： 7  ページ： 1850114  発行年： 2018年 
JST資料番号： W0526A  ISSN： 0218-1266  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： シンガポール (SGP)  言語： 英語 (EN)

抄録/ポイント： ハードウェアプリフェッチングは常にプロセッサ性能を改善するための重要な機構である。しかしながら,効率的なプリフェッチ操作は,高いプリフェッチ精度の保証を必要とする。そうでなければ,それはシステム性能を低下させる可能性が先の研究は,2レベルキャッシュシステムにおける性能を改善するプリフェッチアクセスをより良く利用するための適応優先制御法を提案した。しかしながら,この方法は,三準位キャッシュシステムのような,より複雑なメモリ階層ではうまく機能しない。したがって,特に複雑な階層的メモリシステムにおいて,プリフェッチの効率を調べることが必要である。本論文では,中間レベルキャッシュ(MLC)で動作するCHAMと呼ばれる複合階層認識法を提案した。評価基準としてプリフェッチ精度を用いることにより,CHAMは,(1)実行時間におけるキャッシュ階層レベルを横切るプリフェッチアクセスの優先度とデータ転送をスケジュールする動的適応プリフェッチ制御機構と,最も適切なポリシーを選択するためのプリフェッチ効率指向ハイブリッドキャッシュ置換ポリシーを改善する。その有効性を実証するために,SPEC CPU2006からの28のベンチマークとBioBenchからの2つのベンチマークに関する広範な実験を行った。類似の適応法と比較して,CHAMは,MLC要求ヒット率を9.2%改善し,単一コアシステムにおいて,システム性能を平均1.4%改善した。4コアシステムにおいて,CHAMは需要ヒット率を33.06%改善し,システム性能を平均10.1%改善した。Copyright 2018 World Scientific Publishing Company All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *キャッシュメモリ ,  優先度 ,  データ転送 ,  ベンチマーク ,  評価基準 ,  演算プロセッサ ,  記憶方式 ,  スケジューリング ,  記憶階層
準シソーラス用語： ヒット率 ,  実行時間 ,  優先制御 ,  システム性能 ,  プリフェッチ , 【Automatic Indexing@JST】

著者キーワード (3件)： プリフェッチ・スケジューリング ,  階層意識 ,  キャッシュ交換ポリシー

分類 (2件)： 制御方式  (JC02030K) ,  記憶方式  (JC02040V)

タイトルに関連する用語 (3件)： 階層 ,  意識 ,  フェッチ