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J-GLOBAL ID：201802219290244276   整理番号：18A0587255

Xilinx FPGAを用いた高速32ビットMIPSベースCPUの電力低減【Powered by NICT】

Power mitigation in high-performance 32-bit MIPS-based CPU on Xilinx FPGAs

著者 (2件)： Dwivedi Neha (VLSI Design: Department of ECE, Techno India NJR Institute of Technology, Udaipur, India) ,  Chhawcharia Pradeep (Department of ECE, Techno India NJR Institute of Technology, Udaipur, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCE-Asia  ページ： 96-101  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本研究の目的は,パイプラインの五段階を含む32ビットMIPS(百万命令当たり二)ベースのCPUの設計を導入するために,プロセッサのための電力最適化技術を組み込むことである。設計の機能性を,Xilinx14.5ターゲットFPGAデバイスの選択に関するVerilogモジュールを記述することによって検証した。合成とシミュレーション結果はModelSim6.2cから採取した。32ビットCPUの設計フロアプランと詳細なネットリストの研究の解析はPlanAheadツール,正確な結果を与えるに達成した。性能観点から,プロセッサのFPGAによる実装は完全にVerilogH DLにおけるプロセッサアーキテクチャの設計を中心とSpartanクラス(45nmと90nm)FPGAにおける電力低減と全体的高速化が増加している。本研究の顕著な特徴であるHDL改質技術を用いた命令,向上した性能と低消費電力の数増加した。設計は,Spartan-6のための70.413MHzでの動作の最大周波数とパワーの119mW以下を消費した。観察された最適化された電力は電力削減技術,本研究では,低電力FPGAのための有用であることを適用した後に約22.72%であった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速化 ,  演算プロセッサ ,  フロアプラン ,  *FPGA ,  周波数 ,  *電力 ,  最適化 ,  *高速度
準シソーラス用語： 低電力化 ,  プロセッサアーキテクチャ ,  ネットリスト ,  Verilog ,  指令 ,  *電力低減 ,  *MIPS , 【Automatic Indexing@JST】

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： FPGA ,  ビット ,  MIPS ,  CPU ,  電力低減