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J-GLOBAL ID：201802219507552183   整理番号：18A0859204

45nm CMOSにおける16mW250ps二重ヒット分解能入力サンプル時間-ディジタル変換器【JST・京大機械翻訳】

A 16 mW 250 ps Double-Hit-Resolution Input-Sampled Time-to-Digital Converter in 45-nm CMOS

著者 (4件)： Ur Rehman Sami (Chair of Circuit Design and Network Theory, Technische Universitaet Dresden, Dresden, Germany) ,  Khafaji Mohammad Mahdi (Chair of Circuit Design and Network Theory, Technische Universitaet Dresden, Dresden, Germany) ,  Carta Corrado (Chair of Circuit Design and Network Theory, Technische Universitaet Dresden, Dresden, Germany) ,  Ellinger Frank (Chair of Circuit Design and Network Theory, Technische Universitaet Dresden, Dresden, Germany)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 65  号： 5  ページ： 562-566  発行年： 2018年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチヒット遅延線ベースの時間-ディジタル変換器(TDC)に対するいくつかの新しいアプローチを検討し,45nm SOI CMOSにおいて入力サンプリングTDCアーキテクチャを実現した。TDCは,複数の時間イベント/ヒットから成る入力信号として擬似ランダムビットシーケンスを適用することによって特徴付けられる。二値入力内の各低いまたは高い遷移は記録される時間イベントを表す。遅延線を通して入力を運ぶ時間イベントとして,遅延線の遅延に等しい周期を持つ参照クロックによりサンプリングされる,その遅延相を生成する。得られたサンプリングされたディジタル単語は,1クロック周期内で発生するすべての時間イベントのスナップショットを含んでいる。TDCは25psの時間分解能を達成し,遅延線の連続サンプリングにより,このユニークなアーキテクチャが理想的に無制限のダイナミックレンジを達成することを可能にした。プロトタイプ回路は,16mWの電力を消費し,0.36mm2のシリコン面積を占め,250psの距離で2つの連続した時間イベント/遷移を検出することができ,これは,任意のTDCに対する文献で報告された最良の二重ヒット分解能である。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 単語 ,  ダイナミックレンジ ,  *分解能 ,  クロック ,  電力 ,  プロトタイプ ,  *ディジタル方式 ,  計算機アーキテクチャ ,  *CMOS ,  時間分解能 ,  遅延線 ,  ケイ素
準シソーラス用語： スナップショット ,  擬似ランダム ,  *時間ディジタル変換器 , 【Automatic Indexing@JST】

分類 (3件)： 信号理論  (ND02020G) ,  論理回路  (NC05070B) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： CMOS ,  分解能 ,  入力サンプル ,  時間-ディジタル変換器