抄録/ポイント:
抄録/ポイント
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パイプライン並列性は,巨大なプログラムを実行するために複数のCPUコアを調整することによって,増加するハードウェア資源を利用するための有望なアプローチである。パイプライン並列性の1つのキーコンポーネントは,パイプラインの異なるステージをリンクする通信メカニズムである。残念ながら,通信機構のハードウェアサポートは,現代の商用CPUにおいてまだ欠けており,開発者はソフトウェアベースの待ち行列を解決策として採用することを強制している。しかしながら,既存の待ち行列は,主に異なるパイプラインステージ間のスループットに焦点を合わせている。結果として,それらは,入力データの変動および他のハードウェアコンポーネントおよびアプリケーションからの中断により,実際のアプリケーションにおける性能劣化を受ける。この問題を解決するために,本論文は効率的で柔軟な新しいソフトウェアベースの待ち行列を考案した。この待ち行列は,CPUキャッシュをより良く利用するために,そのメモリフットプリントを小さく保つために,その待ち行列サイズを縮小するだけでなく,パイプラインがデータを落とすためにバスであるとき,その待ち行列サイズを拡大することもできた。実験は,新しい解が他の待ち行列実装よりはるかに柔軟であり,データ到着率が鋭く変動する実際のテストベッドでは,バッチサイズが8,192のとき,FastForwardとMCRingBuffer(最良既知解の2つ)よりも性能が優れていることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】