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J-GLOBAL ID：201802220793008577   整理番号：18A0943914

65nm CMOSにおける1.6ps Peak-Inl 5.3nsレンジ2段ディジタル-時間変換器【JST・京大機械翻訳】

A 1.6ps peak-INL 5.3ns range two-step digital-to-time converter in 65nm CMOS

著者 (5件)： Elmallah Ahmed (University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Ahmed Mostafa Gamal (University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Elkholy Ahmed (University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Choi Woo-Seok (University of Illinois at Urbana-Champaign, Urbana, IL, USA) ,  Hanumolu Pavan Kumar (University of Illinois at Urbana-Champaign, Urbana, IL, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： CICC  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 広い範囲の高分解能2段ディジタル-時間変換器(DTC)を提示した。それは,第一段階におけるカウンタと第二段階におけるディジタル制御遅延線を用いて,距離対分解能トレードオフを分離した。背景キャリブレーションを用いて,段階間利得誤差を補正した。65nmで製作されたプロトタイプDTCは1.65psのピーク積分非線形性(INL)を達成し,一方,100MHzのキャリア周波数で10.13mWを消費した。達成されたダイナミックレンジは,最新のDTCsより15dB高い。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 遅延線 ,  高分解能 ,  プロトタイプ ,  計数器 ,  ディジタル制御 ,  *CMOS ,  分解能 ,  *変換器 ,  *ディジタル方式 ,  ダイナミックレンジ
準シソーラス用語： キャリア周波数 ,  利得誤差 , 【Automatic Indexing@JST】

分類 (3件)： AD・DA変換回路  (NC05080M) ,  増幅回路  (NC05040U) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (5件)： CMOS ,  INL ,  レンジ ,  ディジタル ,  変換器