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J-GLOBAL ID：201802221128509293   整理番号：18A0729137

非バイナリ冗長SAR ADCのDACにおけるキャパシタの重みを決定するための系統的アプローチ【JST・京大機械翻訳】

A Systematic Approach to Determining the Weights of the Capacitors in the DAC of a Non-binary Redundant SAR ADCs

著者 (3件)： Kulkarni Uma Mukund ,  Parikh Chetan ,  Sen Subhajit
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： VLSID  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 冗長DACコンデンサ重量を持つ非二値重み付きDACの使用は,SAR ADCにおける著しい速度改善を提供することが示されている。非二値SARアルゴリズムは,探索空間の重なり範囲を提供し,与えられた入力電圧を近似するための代替ビット決定経路を可能にすることにより,不完全DAC整定により引き起こされるビット決定誤差に対して,構築された補正機構を持つ。本論文では,高速化のためだけでなく,最小の重要なビット決定における雑音に対する免疫を提供するために,オーバーラップ範囲を使用することを提案した。それにより,雑音環境におけるADCロバスト性を改善した。さらに,DACにおけるコンデンサの重みを決定するためのアルゴリズムを提供することにより,冗長SAR ADCの設計に対する系統的手法を提案し,二値重み付けSAR ADCと比較して,最後の数ビット決定における雑音免疫と同様に必要なDAC整定時間改善を得た。上記の重み分布アルゴリズムを用いて設計した10ビットSAR ADCは,180nm CMOS技術を用いた2値SAR ADC上のビットサイクルタイム(200ps)の4X改善と雑音イミュニティの5.5dB改善を示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 重みづけ ,  雑音 ,  高速化 ,  雑音安定度 ,  アルゴリズム ,  *コンデンサ ,  ロバスト性 ,  CMOS ,  *冗長性
準シソーラス用語： 整定時間 ,  雑音環境 ,  オーバラップ ,  入力電圧 ,  探索空間 ,  バイナリー , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (7件)： バイナリ ,  冗長 ,  SAR ,  ADC ,  DAC ,  キャパシタ ,  系統