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J-GLOBAL ID：201802221768977102   整理番号：18A0075532

180nm技術における6T,7Tと8T SRAMの性能評価【Powered by NICT】

Performance evaluation of 6T, 7T & 8T SRAM at 180 nm technology

著者 (2件)： Kumar Mukesh (SLIET, Longowal, Punjab) ,  Ubhi Jagpal Singh (SLIET, Longowal, Punjab)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCCNT  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 技術における高速システムと収縮はより高い電力消費とより複雑さをもたらした。本論文では,設計,6T,7Tおよび8T SRAMセルのシミュレーションと解析を提示した。解析はgdpk180技術でのSRAMセルのための動的電力,静止電力,立ち上がり時間,立ち下がり時間,遅延,帯域幅の測定で行われてきた。CadenceのVirtuosoツールはレイアウトの概略図とRCXに適合しているかをチェックするために模式図,レイアウト編集,設計規則チェック(DRC),レイアウトと図式(LVS)に使用されている。試みも異なる印加電圧での遅延,静的電力および動的電力を見出すために行った。結果は静的電力消散が全てのSRAMセルについてほぼ同様である動的電力は,7T SRAMセルと10.26μw5.45μwの最小値,8T SRAMセルの大部分をた示した。すべてのシミュレーション結果は固定された27~°Cの温度で行った。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *性能評価 ,  高速度 ,  電力消費 ,  電力 ,  編集 ,  *SRAM ,  帯域幅 ,  シミュレーション
準シソーラス用語： 印加電圧 ,  設計規則 ,  立上り時間 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： SRAM ,  性能評価