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J-GLOBAL ID：201802222461328937   整理番号：18A1805385

導電性薄膜における表面粗さ低減のための電気処理戦略の最適化【JST・京大機械翻訳】

Optimization of electrical treatment strategy for surface roughness reduction in conducting thin films

著者 (2件)： Du Lin (Department of Chemical Engineering, University of Massachusetts, Amherst, Massachusetts 01003-9303, USA) ,  Maroudas Dimitrios (Department of Chemical Engineering, University of Massachusetts, Amherst, Massachusetts 01003-9303, USA)
資料名： Journal of Applied Physics  (Journal of Applied Physics)
巻： 124  号： 12  ページ： 125302-125302-9  発行年： 2018年 
JST資料番号： C0266A  ISSN： 0021-8979  CODEN： JAPIAU  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 堆積した導電性薄膜の表面粗さはナノエレクトロニクスとナノ作製技術における種々の材料信頼性問題の原因である。ここでは,表面粗さ低減のための物理的処理戦略として堆積した導電性薄膜の電気的表面処理を最適化することを目的としたモデリングとシミュレーション研究を報告する。本研究は,堆積した導電性薄膜における残留応力を説明する膜表面形態発展の連続体モデル,それが蒸着された基板層の膜の濡れ,膜組織と表面拡散異方性,および表面エレクトロマイグレーションに基づいている。系統的線形安定性解析と動的シミュレーションプロトコルにより,膜表面結晶方位と印加電場方向が膜表面平滑化に必要な電界強度を最小化する効果を詳細に調べた。面心立方結晶導電性薄膜の{110},{100}および{111}表面上の表面粗さ減少に対する臨界電場強度要求は,印加電場方向に非常に強い依存性を示し,膜中の主残留応力方向および高速表面拡散方向に関して電場不整合として表された。これらの知見に基づいて,すべての関連する処理と材料パラメータに関して導電性薄膜の表面粗さ低減のための電気的処理戦略を最適化した。Copyright 2018 AIP Publishing LLC All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 結晶 ,  *最適化 ,  平滑化 ,  シミュレーション ,  結晶方位 ,  *表面粗さ ,  残留応力 ,  電場 ,  モデリング ,  エレクトロマイグレーション ,  不整合 ,  高速度
準シソーラス用語： 印加電圧 ,  ナノエレクトロニクス ,  *導電膜 , 【Automatic Indexing@JST】

分類 (4件)： 半導体薄膜  (BK14040E) ,  金属薄膜  (BK14030T) ,  酸化物薄膜  (BK14050P) ,  金属の表面構造  (BK15020P)

タイトルに関連する用語 (4件)： 導電性薄膜 ,  表面粗さ ,  戦略 ,  最適化