抄録/ポイント:
抄録/ポイント
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IoTデバイス,センサーネットワークといったエッジノードが増加する近年,これらバッテリー駆動のデバイスを長時間動作させつづけるために省電力技術が要求されている。しかし,LSIに広く用いられている電圧制御による省電力化を行うと,代償として遅延時間の増大を引き起こすため,タイミング違反を検出する機構は不可欠である。タイミング違反の検知機構のために,内部に対象マクロのクリティカルパスを模倣するレプリカ回路を有したクリティカルパスモニタが研究されてきた。しかし,先行研究では,このレプリカ回路に自動配置配線を妨げる素子があり,カスタムレイアウトを要求していた。これは,設計コストを高め,Turn Around Timeを増大させている原因である。本研究では,レプリカ回路を自動配置配線可能にし,全自動化可能な合成フローを提案した。提案したレプリカ回路を,簡易MIPSプロセッサおよびISCASベンチマークの1つのプロセッサに対して,SOTB65-nmプロセスを利用して配置配線をしてHSPICEによるシミュレーションを用いて評価した。シミュレーションの結果,提案のレプリカ回路は,遅延のボディバイアス特性を最悪でも10数%程度の誤差で追従できることがわかった。(著者抄録)