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J-GLOBAL ID：201802223167743464   整理番号：18A1023283

マイクロ波イメージングアーキテクチャのためのN3ASIC技術の探索【JST・京大機械翻訳】

Exploring N³ASIC technology for microwave imaging architectures

著者 (4件)： Riente Fabrizio (Politecnico di Torino, Department of Electronics and Telecommunications, Torino 10129, Italy) ,  Giordano Andrea (Politecnico di Torino, Department of Electronics and Telecommunications, Torino 10129, Italy) ,  Vacca Marco (Politecnico di Torino, Department of Electronics and Telecommunications, Torino 10129, Italy) ,  Graziano Mariagrazia (Politecnico di Torino, Department of Electronics and Telecommunications, Torino 10129, Italy)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 62  ページ： 395-405  発行年： 2018年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 新しい技術を研究するとき,重要な問題はCMOS回路に関してその性能を理解することである。本研究では,ナノスケールアプリケーション仕様集積回路(NASIC)の性能とそのCMOSに優しい実装,N3ASICを解析した。VHDL言語を用いて回路モデルを作成した。モデルは,複雑な回路を形成するために階層的に接続できる装置とブロックの面積と電力消費の推定を含んでいる。このモデルを用いて,生物医学応用のための画像再構成アルゴリズム用のハードウェア加速器を設計した。比較を行うために,45nmのCMOSと7nmのFinFETライブラリを用いて同じアーキテクチャを合成した。N3ASICに対して得られた結果は非常に興味深く,回路電力と面積の両方の実質的な減少を示した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *計算機アーキテクチャ ,  加速器 ,  言語 ,  VHDL ,  ハードウェア ,  CMOS ,  回路モデル ,  画像 ,  電力 ,  電力消費 ,  集積回路
準シソーラス用語： FinFET ,  再構成アルゴリズム ,  CMOS集積回路 ,  *マイクロ波イメージング , 【Automatic Indexing@JST】

著者キーワード (4件)： ナノアレイ ,  N3ASIC技術 ,  新興技術 ,  低電力

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (3件)： マイクロ波イメージング ,  アーキテクチャ ,  探索