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J-GLOBAL ID：201802223413237599   整理番号：18A1413285

新しい時間増幅器に基づくパイプライン時間ディジタル変換器【JST・京大機械翻訳】

A pipelined Time-to-Digital converter using a novel time amplifier

著者 (5件)： Wei Xing (中国科学院 電子学研究所,北京 100190;中国科学院大学,北京 100049) ,  Chen Zhujia (中国科学院 電子学研究所,北京,100190) ,  Li Wei (中国科学院 電子学研究所,北京,100190) ,  Huang Zhihong (中国科学院 電子学研究所,北京,100190) ,  Yang Haigang (中国科学院 電子学研究所,北京 100190;中国科学院大学,北京 100049)
資料名： Tai Hezi Kexue Yudianzi Xinxi Xuebao  (Tai Hezi Kexue Yudianzi Xinxi Xuebao)
巻： 16  号： 1  ページ： 164-169  発行年： 2018年 
JST資料番号： C3004A  ISSN： 2095-4980  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 伝統的時間ディジタル変換器(TDC)の変換速度と変換精度の相互制約の問題に照準を定め,パイプライン型TDC構造用の新しいエッジアラインメント時間増幅器を提案した。この時間増幅器は3級ゲート制御遅延チェーンとエッジシンセサイザのカスケード構造を採用し、利得が4の整数倍時間増幅を実現できる。0.35μm標準CMOSプロセスの下の全体のパイプライン型TDCの設計を完成して,シミュレーション結果は,入力ダイナミックレンジが6.11nsであり,時間分解能が13であることを示した。従来のパルスシーケンス時間増幅器に基づくTDCと比較して,変換速度は19.5%増加し,精度は33.7%増加した。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： 時間分解能 ,  ダイナミックレンジ ,  パルス列 ,  シミュレーション ,  チェーン ,  周波数シンセサイザ ,  *増幅器 ,  利得
準シソーラス用語： CMOSプロセス ,  ゲート制御 ,  *時間ディジタル変換器 , 【Automatic Indexing@JST】

著者キーワード (4件)： Time-to-Digital Converter ,  pipelined ,  time amplifier ,  gated delay cell

分類 (2件)： 増幅回路  (NC05040U) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 増幅器 ,  パイプライン ,  時間ディジタル変換器