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J-GLOBAL ID：201802223789642271   整理番号：18A1810435

広い範囲での値が変動する基準周波数に動的に応答する全ディジタル位相同期ループの設計と実用化【JST・京大機械翻訳】

Design and Implementation of an All Digital Phase-Locked Loop which Responds Dynamically to Reference Frequency whose Value Varies in a Wide Range

著者 (3件)： Shan Chang-Hong (University of South China, School of Electrical Engineering, Hengyang, Hunan Province, China) ,  Chen Zhong-Ze (University of South China, School of Electrical Engineering, Hengyang, Hunan Province, China) ,  Li Feng-Hua (University of South China, School of Electrical Engineering, Hengyang, Hunan Province, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： IMCEC  ページ： 1090-1094  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： T323は,狭い位相同期範囲,劣った汎用性,およびシステムパラメータのオンライン調整に対する困難な方法に関するほとんどの現在のすべてのデジタル位相同期ループ(ADPLLs)の問題を取り除いて,自動測定と制御を有するすべてのデジタル位相同期ループを提案した。それは,自動測定と参照周波数の制御を実行するモジュールによって検出された入力信号の周波数変化に従って,サブシステム制御可能な分周器のパラメータを動的に調整する。提案したシステムは可変中心周波数のような多くの変化をもたらし,周波数同期範囲を拡大し,位相同期速度を改善する。同様に,ディジタルフィルタのパラメータは,入力信号の周波数差だけでなく位相の変化を検出することにも動的に調整でき,結果として位相同期速度は加速されるが,位相ジッタは減少する。システム設計をQuartus IIで完了し,システム性能をFPGAベース実験と同様に計算機シミュレーションにより検証した。結果は,提案したDPLLが,広い位相同期範囲,高い位相同期速度,安定性に関する優れたシステム性能,単純なハードウェア実装,および容易なシステムレベル統合により良好に動作することを示した。それは,チップ(SOC)上のシステムに組み込まれた機能モジュールとして用いることができ,広い範囲の使用を有する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： システム設計 ,  FPGA ,  ジッタ ,  *位相同期 ,  計算機シミュレーション ,  ディジタルフィルタ ,  自動計測 ,  分周器 ,  *周波数 ,  周波数同期 ,  汎用性 ,  *位相
準シソーラス用語： 中心周波数 ,  入力信号 ,  オンライン , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 応答 ,  ディジタル位相同期ループ ,  設計 ,  実用化