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J-GLOBAL ID:201802225622782816   整理番号:18A0706507

神経信号の時空間相関と時間スパース性を用いたスケーラブルな神経記録インタフェイスにおける動的電力低減【JST・京大機械翻訳】

Dynamic Power Reduction in Scalable Neural Recording Interface Using Spatiotemporal Correlation and Temporal Sparsity of Neural Signals
著者 (4件):
資料名:
巻: 53  号:ページ: 1102-1114  発行年: 2018年 
JST資料番号: B0761A  ISSN: 0018-9200  CODEN: IJSCBC  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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高密度ニューラル記録システムにおけるデータ伝送のための動的電力消費(P_D)を低減するために,埋め込まれた無損失圧縮を有するスケーラブルなニューラル記録インタフェイスを報告した。神経信号の特性を調べ,別々の信号経路における局所場電位(LFP)と細胞外活動電位(EAPまたはスパイク)に対する効果的な無損失圧縮を実行した。LFPに対して,LFP信号の空間-時間(時空)相関を,Δ変調ΔΣアナログ-ディジタル変換器(Δ-ΔΣADC)と専用のディジタル差分回路において利用した。次に,統計的冗長性を,情報損失なしでエントロピー符号化を通してさらに取り除いた。スパイクに対して,スパイク検出器と再構成可能なアナログメモリを用いて,スパイクにおける波形の必須部分のみを生データから抽出した。プロトタイプチップを180nm CMOSプロセスを用いて作製し,128チャネルをモジュールアーキテクチャに組み込んだ。これは容易に拡張可能で,高密度神経記録用に拡張可能である。作製したチップは,提案した圧縮方式から,LFPとスパイクに対するデータ速度の減少を,それぞれ,5.35と10.54倍に達成した。その結果,非圧縮の場合と比較して,P_Dは89%減少した。また,チャネル当たり3.37μW,5.18μV_rms雑音,および3.41NEF2V_DDの最先端記録性能を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】
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分類 (1件):
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半導体集積回路 

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