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J-GLOBAL ID：201802225701416491   整理番号：18A2040425

先進的検証のためのUVMフレームワークに関する自動カバレッジレジスタアクセス技術【JST・京大機械翻訳】

Automated Coverage Register Access Technology on UVM Framework for Advanced Verification

著者 (3件)： Sharma Gaurav (Jaipur Rajasthan, MNIT, India-302017) ,  Bhargava Lava (MNIT, Jaipur, Rajasthan, India-302017) ,  Kumar Vinod (NXP semiconductors, Verification Engineer, Noida, Uttar Pradesh, India-201301)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISCAS  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI設計は,技術の進歩により,より複雑になっている。これらの設計ルールは単一チップ上に多数のコンポーネントを強制する。レジスタ数もSOC/IP設計で増加している。従来の検証技術は,設計が多数のレジスタから成るとき,一貫した結果を提供することができない。提案アーキテクチャは,複数のレジスタアクセスによる複雑な知的特性の検証を自動化するプラットフォームを確立する。それは,システムVerilogおよび従来の普遍的検証技術(UVM)テストベンチと比較して,結果を改善した。本論文では,UVM検証環境におけるカバレッジ自動化とレジスタアクセス技術(RAT)を用いた先進的検証シナリオに焦点を当てた。提案したテストベンチ自動化は,レジスタ値の機能的正当性を含むすべての必要な属性を組み込んだ。本研究では,多重レジスタSoC/IP設計におけるレジスタデータベースを説明した。提案したテストベンチは,従来の検証法と比較して,検証フローの機能的範囲と高速実行を正当化する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 多重化 ,  自動化 ,  計算機アーキテクチャ ,  データベース ,  *レジスタ ,  高速度
準シソーラス用語： システムオンチップ ,  *カバレッジ【プログラム検証】 ,  テストベンチ ,  Verilog ,  *情報へのアクセス ,  設計規則 ,  VLSI設計 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： 検証 ,  フレームワーク