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J-GLOBAL ID：201802227777595252   整理番号：18A1677253

低電力高速桁上げ選択加算器の性能解析【JST・京大機械翻訳】

Performance Analysis of a Low Power and High Speed Carry Select Adder

著者 (2件)： Kennedy Ombeni Kanze (Department of Electronics and Communication Engineering, Aditya Engineering College, Andrapradesh, India) ,  SRIDEVI G. (Department of Electronics and Communication Engineering, Aditya Engineering College, Andrapradesh, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： CTCEEC  ページ： 553-557  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マイクロプロセッサにおいて,ディジタル信号プロセッサ,加算器/サブストラクタ,乗算器/分周器,シフタのような様々な種類の演算構築ブロックが,二値データを計算するために必要である。データパスの優先度は,操作速度,低消費電力,面積または設計時間である。多くの場合,最も重要な設計目標は,高い運転速度と低い電力消費である。任意の演算ブロックにおける基本構造は加算回路である。したがって,加算器回路を最適化することによって,高い演算速度と低い電力消費を達成することができた。いくつかの種類の加算器が,最小値ビット(LSB)から最重要ビット(MSB)への最悪ケース伝搬遅延を低減するために提案されている。Carry選択加算器は加算器のサブブロックをグループ化することにより,搬送伝搬遅延を低減する加算器アーキテクチャの一つである。多くの技術は,D-Latchなどを用いて,BEC-1(二値からeccess-1コンバータ)を使用することによって,以前の研究における研究者によって提案されたCSA性能を改善するために使用することができる。本研究では,CSAをGDI(ゲート拡散入力)技術を用いて設計し,GDIとMTCMOS D-Latchの両方を用いて,以前の研究と比較してより良い性能を達成した。シミュレーションには,メンターGraphics 130nm CMOS技術を用いた。GDIとMTCMOS論理を用いたCSAの設計は,従来のCSAと比較して,それぞれ92.7%,99.45%および58.85%の動作速度,電力消費およびトランジスタ数の大幅な改善を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  マイクロプロセッサ ,  最適化 ,  電力消費 ,  *性能分析 ,  *加算器 ,  演算 ,  CMOS ,  乗算器 ,  分周器 ,  ディジタル信号プロセッサ ,  *高速度
準シソーラス用語： MTCMOS ,  伝搬遅延 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 低電力 ,  桁 ,  加算器 ,  性能解析