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J-GLOBAL ID：201802227875506340   整理番号：18A0521673

統合CPUチップのための二進カウンタに基づいたゲーテッドクロックツリー【Powered by NICT】

Binary Counter Based Gated Clock Tree for Integrated CPU Chip

著者 (2件)： Nath Bipasha ,  Majumder Alak
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： iNIS  ページ： 229-233  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： いくつかの緩衝液の,従来のクロックツリーはスイッチングクロック周波数の増加に伴って大電流への傾向がある。クロック端での高電流ピークに起因して,CPUチップの電源と接地雑音(PGN/PSN)は有意に増加した遅延,全チップの電力消費などの回路性能計量に重大な影響を発生した。電流ピークは,隣接源によって駆動される,多数の信号を同時にスイッチ時に増加した。上述の問題を除去するために,リセット論理をもつ2進計数器とイネーブル信号発生器のクロックツリーを設計する新しい方法を提案してきた。イネーブル信号を異なる時間でクロックツリーの異なるゲートのスイッチングを制御し,それにより電流ピークと電流ランプ,電力の主な原因と地上雑音を低減することにより,新しい電流プロファイルを得るのに役立つ。二進数カウンタに基づくゲートクロックツリー回路(GCTC)の本研究では,1.2Vと5GHz動作周波数の電源でCADENCE Virtuosoプラットフォームを用いた90nm CMOS技術のためのシミュレートした。提案したGCTCはそれぞれ1.88%,9.97%,91.9%及び83.43%の平均パワー,平均電流,電流ランプとPSNを緩和することにより,従来法の裏をかくことが観察された。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力 ,  電力消費 ,  電流 ,  接地 ,  *計数器 ,  *クロック ,  スイッチング ,  雑音 ,  回路特性 ,  スイッチ
準シソーラス用語： 動作周波数 ,  バイナリー ,  大電流 ,  クロック周波数 ,  *クロックツリー , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (3件)： 統合 ,  CPU ,  カウンタ