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J-GLOBAL ID：201802228025904740   整理番号：18A0727590

スケーラブルなディープニューラルネットワーク加速器コアの設計と実装【JST・京大機械翻訳】

The Design and Implementation of Scalable Deep Neural Network Accelerator Cores

著者 (8件)： Sakamoto Ryuichi ,  Takata Ryo ,  Ishii Jun ,  Kondo Masaaki ,  Nakamura Hiroshi ,  Ohkubo Tetsui ,  Kojima Takuya ,  Amano Hideharu
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MCSoC  ページ： 13-20  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Deepニューラルネットワーク(DNN)技術における最近の進歩により,認識と推論アプリケーションは,モバイル埋込みシステム上で実行することが期待されている。組込みシステムにとって重要な課題の一つとして,高性能で電力効率の高いDNNエンジンが開発されている。DNNアルゴリズムの構造は頻繁に更新されるので,様々なタイプのネットワークを扱う柔軟性と性能スケーラビリティがDNN加速器設計の重要な要件である。本論文では,いくつかのプロセスコア,オンチップメモリモジュール,およびThruChipインタフェイス(TCI)から成る,SNACC(Scalable Neural Accelerator Core)と呼ばれる柔軟で拡張可能なCNN加速器のアーキテクチャとLSI設計について述べた。著者らは,コア・アンド・チップ・メモリアクセス帯域幅の数を変化させる詳細なシミュレーションによって,SNACCの増加可能性を評価した。結果は,加速器のエネルギー効率が,500MB/sのオフチップ帯域幅で8つのコア構成で最も高くなることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 計算機アーキテクチャ ,  アルゴリズム ,  電力効率 ,  柔軟性 ,  帯域幅 ,  携帯電話 ,  *ネットワーク ,  応用プログラム ,  組込みシステム ,  *ニューラルネットワーク ,  インタフェイス ,  *加速器
準シソーラス用語： メモリアクセス ,  埋込みシステム ,  *ディープニューラルネットワーク , 【Automatic Indexing@JST】

分類 (2件)： 計算機網  (JC03000K) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (5件)： ディープニューラルネットワーク ,  加速器 ,  コア ,  設計 ,  実装