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J-GLOBAL ID：201802228162644361   整理番号：18A0729190

ClrFram:組込みシステムにおけるクロスレイヤ信頼性設計のための解析フレームワーク【JST・京大機械翻訳】

CLRFrame: An Analysis Framework for Designing Cross-Layer Reliability in Embedded Systems

著者 (3件)： Sahoo Siva Satyendra ,  Veeravalli Bharadwaj ,  Kumar Akash
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： VLSID  ページ： 307-312  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 連続したトランジスタスケーリングとパワー密度の増加は,シリコンナノテクノロジーベースのリアルタイムシステムにおける故障率のかなりの増加をもたらした。ハードウェア層においてすべてを固定する代わりに,交差層フォールトトレランス技術は,そのような増加した故障率に適応するためのより費用効率的な方法論を提示する。各フォールトトレランス技術の有効性(Coverage,故障マスキング,および回復)とオーバーヘッド(Execuration時間,エネルギーとCost)は,層とそれが実行される周波数によって変化する。したがって,効率的な交差層設計空間探査(DSE)には,断層緩和法の適切なモデリングが必要である。この目的のために,複数の層にわたるフォールトトレランスの実行の影響を解析するための一次フレームワークを提案した。また,断層緩和法とそれらの層間相互作用の解析モデリングのためのMarkov連鎖に基づく方法論を提案した。事例研究として,いくつかの一般的な故障緩和法をモデル化し,異なる層における故障軽減を含む典型的なアプリケーション実行の詳細なモデリングを提供した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 応用プログラム ,  故障 ,  フォールトトレランス ,  Markov連鎖 ,  故障率 ,  緩和法 ,  モデリング ,  事例研究 ,  実時間処理 ,  マスキング ,  ハードウェア ,  周波数 ,  *組込みシステム ,  *信頼性設計
準シソーラス用語： オーバヘッド , 【Automatic Indexing@JST】

分類 (1件)： 計算機システム開発  (JD02010R)

タイトルに関連する用語 (4件)： 組込みシステム ,  クロスレイヤ ,  信頼性設計 ,  解析フレームワーク