抄録/ポイント:
抄録/ポイント
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連続したトランジスタスケーリングとパワー密度の増加は,シリコンナノテクノロジーベースのリアルタイムシステムにおける故障率のかなりの増加をもたらした。ハードウェア層においてすべてを固定する代わりに,交差層フォールトトレランス技術は,そのような増加した故障率に適応するためのより費用効率的な方法論を提示する。各フォールトトレランス技術の有効性(Coverage,故障マスキング,および回復)とオーバーヘッド(Execuration時間,エネルギーとCost)は,層とそれが実行される周波数によって変化する。したがって,効率的な交差層設計空間探査(DSE)には,断層緩和法の適切なモデリングが必要である。この目的のために,複数の層にわたるフォールトトレランスの実行の影響を解析するための一次フレームワークを提案した。また,断層緩和法とそれらの層間相互作用の解析モデリングのためのMarkov連鎖に基づく方法論を提案した。事例研究として,いくつかの一般的な故障緩和法をモデル化し,異なる層における故障軽減を含む典型的なアプリケーション実行の詳細なモデリングを提供した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】