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J-GLOBAL ID：201802228935599582   整理番号：18A1148125

低電力および高SNMのための単一ビットライン10T SRAMセル【JST・京大機械翻訳】

Single bit-line 10T SRAM cell for low power and high SNM

著者 (2件)： Banga Himanshu (ECE Dept, MANIT, BHOPAL, India) ,  Agarwal Dheeraj (Dept of ECE, MANIT, BHOPAL, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： RISE  ページ： 433-438  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： メモリはディジタル回路の不可欠な部分であり,メモリの電力消費は回路を設計しながら考慮する必要がある。メモリは,システム性能,安定性および効率を改善するために,より少ない電力を消費しなければならない。従来の標準CMOS 6T SRAMセルを使用し,読出しと書込み動作の両方に対して二つのビットラインと単語ラインを持つ。読取動作安定性は,電圧がアクセスとドライバトランジスタの間に分割されると減少する。本論文において,動的フィードバック制御を有する新しい10T SRAMを提案して,それは読取と書込み操作の両方のために単一ビットラインを使用した。標準の6T SRAMと比較して,単一ビットラインが使用され,読出しと書込みの両方の動作と安定性が増加するので,電力消費は減少する。提案したセルは高い静的雑音マージン(SNM)も示した。提案した10T SRAMは,消費電力,遅延,およびSNMの観点から,従来の6T SRAMと比較した。提案した10SRAMセルは,標準の6T SRAMセルと比較したとき,書込み0’動作に対して83.27%少ない電力,書込み1操作に対して85.9%少ない電力,および提案10T SRAMセルに対して遅延増加を消費した。提案したセルは6T SRAMと比較して4.9倍のSNMを持つ。180nm技術を有するCadence Virtuoso ADEを用いて,スキーマを引き出して,シミュレーションを実行した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 消費電力 ,  CMOS ,  記憶装置 ,  *電力 ,  フィードバック制御 ,  電圧 ,  電力消費 ,  雑音 ,  ディジタル回路 ,  *SRAM ,  単語 ,  データ構造
準シソーラス用語： 読出し ,  *ビット線 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 低電力 ,  SNM ,  ビットライン ,  SRAM ,  セル