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J-GLOBAL ID：201802229978401248   整理番号：18A0074456

sklansky加算器に基づく面積効率的な修飾ブース加算器【Powered by NICT】

Area efficient modified booth adder based on sklansky adder

著者 (6件)： Garg Anubhav (Department of ECE, ASET, Amity University, Uttar Pradesh) ,  Agrawal Deepak (Department of ECE, ASET, Amity University, Uttar Pradesh) ,  Kularia Priyank (Department of ECE, ASET, Amity University, Uttar Pradesh) ,  Gaur Nidhi (Department of ECE, ASET, Amity University, Uttar Pradesh) ,  Mehra Anu (Department of ECE, ASET, Amity University, Uttar Pradesh) ,  Rajput Sachin (Department of ECE, ASET, Amity University, Uttar Pradesh)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： I2CT  ページ： 308-312  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 面積最適化16ビットBooth乗算器を提案した。提案したアーキテクチャは,並列プレフィックスSklansky加算器に基づいている。建築も桁上げ先行加算器,Kogge Stone加算器,Ladner Fischer加算器とBrent Kung加算器を用いて実現した。加算器は,LUTと電力の観点から比較した。Sklanskyベース16ビット修正基数-4ブースアーキテクチャを用いたアプローチは,キャリールックアヘッド加算器と比較して面積の29.31%を最適化であることが分かった。実装のためのツールは28nm技術におけるArtix7に搭載されたXilinx Vivado4.2であった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *加算器 ,  最適化 ,  電力 ,  計算機アーキテクチャ ,  乗算器
準シソーラス用語： 基数 ,  プレフィックス ,  面積効率 , 【Automatic Indexing@JST】

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (3件)： 加算器 ,  面積効率 ,  修飾