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J-GLOBAL ID：201802230981265931   整理番号：18A0202108

階段状パターンの生成のためのスロットアレイの設計【Powered by NICT】

Design of slot arrays for the generation of stair-step patterns

著者 (2件)： Sudhakar A. (Department of ECE, RVR & JC College of Engineering, Chowdavaram, GUNTUR-522019, Andhra Pradesh, India) ,  Madhavi D. (Department of Physics, RVR & JC College of Engineering, Chowdavaram, GUNTUR-522019, Andhra Pradesh, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PIERS  ページ： 155-160  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 所望形状ビームの発生が最も重要であり,それらを最適化する徹底的な研究が必要である。点通信と高分解能レーダ点に使用されている種々のビーム形状。異なる高さで種々の角度で移動する目標は,階段状パターンにより同定することができた。本論文ではスロット放射素子のアレイは階段ステップパターンを生成するように設計した。異なる周波数における挿入損失と電圧定在波比が得られ,結果は素子間隔を示した。スロットアレイの設計は,全内部反射を扱う伝送線路法を用いたアレイの各スロットのための非線形コンダクタンスの測定を提供する。本研究では,スロット幅と長さは固定と狭壁のスロットの角は1例で設計されている。第二のケースでは,スロット幅と長さを一定に保ち,壁中心から各スロットの変位はスロットコンダクタンスに整合するように設計した。本論文では,規格化コンダクタンスは階段状パターンを生成するために評価した。正規化コンダクタンスに及ぼす設計されたスロットデータから,VS WRと挿入損失の変化が得られた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 挿入損 ,  *コンダクタンス ,  周波数 ,  VSWR ,  最適化 ,  標準化 ,  通信 ,  正規化 ,  高分解能 ,  レーダ ,  伝送線路 ,  全反射
準シソーラス用語： 放射素子 ,  ビームプロファイル ,  *スロットアレイ , 【Automatic Indexing@JST】

分類 (1件)： アンテナ  (ND06000M)

タイトルに関連する用語 (3件)： 階段 ,  スロットアレイ ,  設計