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J-GLOBAL ID：201802232573386456   整理番号：18A1770527

高速7T SRAMセルの新しいモデル【JST・京大機械翻訳】

A New Model of High Speed 7T SRAM Cell

著者 (3件)： Sharif Kazi Fatima (Electrical and Electronic Engineering Dept., Ahsanullah University of Science and Technology, Dhaka, Bangladesh) ,  Islam Riazul (Electrical and Electronic Engineering Dept., Ahsanullah University of Science and Technology, Dhaka, Bangladesh) ,  Biswas Satyendra N. (Electrical and Electronic Engineering Dept., Ahsanullah University of Science and Technology, Dhaka, Bangladesh)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： IC4ME2  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デバイスのサイズを最小化し,数百万のトランジスタを用いることによりチップの密度を大きくすることの進行は,研究者にとって企業の挑戦になっている。複雑な設計は電力消費だけでなく時間遅れにも影響した。すべての事実を考慮して,本研究は,より良い読出し性能を有する新しい7T SRAMメモリセルを提案して,ドレインを制御することによって大きな静的ノイズマージンは障壁低下(DIBL)効果を誘発した。標準の90nm CMOS技術における線形技術SpiceとCadence仮想シミュレーションは,この提案で得られた結果を提供する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 雑音 ,  シミュレーション ,  トランジスタ ,  電力消費 ,  記憶素子 ,  線形性 ,  *高速度 ,  *SRAM ,  CMOS ,  仮想シミュレーション ,  ドレイン誘起障壁低下効果
準シソーラス用語： 時間遅れ ,  DIBL ,  読出し , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： SRAM ,  セル ,  モデル