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J-GLOBAL ID:201802233205508296   整理番号:18A1512237

相互接続線端粗さのシステムレベルの影響【JST・京大機械翻訳】

System-Level Impact of Interconnect Line-Edge Roughness
著者 (6件):
資料名:
巻: 2018  号: IITC  ページ: 67-69  発行年: 2018年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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先進的プロセスノードにおける相互接続ピッチのスケーリングによって,線幅に対する線端粗さ(LER)の比率は増加した。同時に,EUVリソグラフィーの応用は,従来のリソグラフィーと比較して特性的なLERパラメータを変化させる。本論文では,ワイヤ抵抗からシステムレベル性能へのLERの影響の解析を提供した。著者らのシリコン較正抵抗モデルは,LER標準偏差と相関長の両方の効果を含むように拡張され,抵抗変動に及ぼすワイヤ長の影響を考慮することを可能にした。新しい抵抗モデルをSentaurus Process Explerによるプロセスエミュレーション後のRappaelシミュレーションに対して検証し,LER入力パラメータを制御することにより現実的な粗さを再現できた。システムレベルの影響を評価するベンチマークとして商用CPU設計を用いた。設計の完全な物理的実行の後に,LERの影響をカスタマイズされた静的タイミング解析フローにおいてモデル化した。LERは確率的効果であるので,従来のコーナーベースのモデリングは有効ではない。代わりに,臨界経路タイミング分布を得るためにタイミング解析を通してワイヤ抵抗確率を伝搬させ,収率に及ぼす影響に対する推定値を導出した。結果は,短いワイヤに対する抵抗分布に対するLERの著しい影響があるが,その効果はクロック周期の2%以内のタイミング変動でシステムレベルに大きく影響することを示した。衝撃は狭いワイヤにスケーリングすると増加する。この場合,LERの影響は,障壁のないルテニウム相互接続のような代替的な金属化スキームを用いることにより緩和できることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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図形・画像処理一般 
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