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J-GLOBAL ID：201802233889037841   整理番号：18A1683838

高速並列処理アーキテクチャにおけるデータ平面オフローディング【JST・京大機械翻訳】

Data Plane Offloading on a High-Speed Parallel Processing Architecture

著者 (5件)： Cerovic Danilo ,  Del Piccolo Valentin ,  Amamou Ahmed ,  Haddadou Kamel ,  Pujolle Guy
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： CLOUD  ページ： 229-236  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ネットワークインタフェイスによってサポートされたスループットは,ソフトウェアにおけるパケット処理速度によってほとんど追従することができなかった。処理速度は,ネットワークスタックのアーキテクチャにより課せられたオーバーヘッドにより制限される。このため,複数の研究提案は,GPUやFPGAのような異なるタイプのハードウェア上でパケット処理をオフロードすることを試みている。本論文では,並列処理能力を有するプログラマブルハードウェア上でデータ平面パケット処理を負荷するアーキテクチャを提案した。この目的のために,パケット処理に用いることができるODP APIを提供するKalrayからのMPPA(Massive Parallel Processor Array)スマートNICを用いた。我々の目標は,完全メッシュ非ブロッキング層2ネットワークを構築することである。著者らは,MPPAプロセッサ上にトリールプロトコルを実装し,それを織物ネットワークのための基礎として用いることができた。しかし,いくつかの他のプロトコルも同様に用いることができた。著者らの性能評価により,異なるパケットサイズに対して完全二重線速度(最大40Gbps)でトリールフレームを処理できるが,待ち時間を低減できることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *計算機アーキテクチャ ,  性能評価 ,  待ち時間 ,  ハードウェア ,  FPGA ,  ソフトウェア ,  *高速度 ,  スループット ,  演算プロセッサ ,  *並列処理 ,  ネットワーク
準シソーラス用語： オーバヘッド ,  パケット処理 ,  ネットワークインタフェイス ,  *オフローディング , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (3件)： 並列処理 ,  アーキテクチャ ,  オフローディング