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J-GLOBAL ID：201802234258142385   整理番号：18A0407735

高性能データ並列応用のためのスケーラブルなアーキテクチャ【Powered by NICT】

A scalable hybrid architecture for high performance data-parallel applications

著者 (6件)： Yang Moucheng (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Jin Jifang (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Li Zhehao (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Zhou Xuegong (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Wang Shaojun (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China) ,  Wang Lingli (State Key Laboratory of ASIC and System, Fudan University, Shanghai, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICFPT  ページ： 191-194  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,Xilinx Zynq SoCのような密結合共有メモリCPU-FPGA(フィールドプログラマブルシステムに対する高性能データ並列応用のためのスケーラブルなハイブリッドアーキテクチャを提案した。提案したアーキテクチャの目的は,1)dataparallel応用のためのハードウェア加速の開発を単純化する2)FPGAに関する利用可能なメモリアクセスおよび/またはハードウェア資源による性能限界に達する;3)タスクスケジューリングとデバイスドライバに起因するオーバーヘッドを低減した。提案したアーキテクチャは,データ並列アプリケーションを実装するために一般的なテンプレートとして用いることができる。応用の各タスクは,一つのハードウェア加速器,「カーネル」と呼ばれるにマッピングされる。各ハードウェアカーネルのいくつかの同一例が同時に実行並列性を提供するハードカーネルの場合の最大数を展開することにより,メモリアクセスの帯域幅とFPGA上の利用可能な資源を完全に利用する。更なる性能を改善するために,タスクスケジューリングとデバイスドライバはFPGAハードウェア上でDmaSchedulerと呼ばれるハードウェアスケジューラとして実装した。実験結果は,画像処理,ブラックScholesオプション価格決定,行列乗算とクラスタリングアルゴリズムの応用のためのZynq FPGA上の2.93×51 1.25倍の高速化を示し,既存のFPGA実装と比較した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 共有メモリ ,  FPGA ,  ハードウェア ,  高速化 ,  帯域幅 ,  *計算機アーキテクチャ ,  加速器 ,  画像処理
準シソーラス用語： FPGA実装 ,  タスクスケジューリング ,  オーバヘッド ,  デバイスドライバ ,  メモリアクセス ,  システムオンチップ ,  *データ並列 , 【Automatic Indexing@JST】

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  オペレーティングシステム  (JD03020J)

タイトルに関連する用語 (4件)： 高性能 ,  データ並列 ,  応用 ,  アーキテクチャ