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J-GLOBAL ID：201802235637809633   整理番号：18A1315166

高性能SOCFPGAアレイに基づくNVM検証アーキテクチャの設計と検証【JST・京大機械翻訳】

Design and Verification of NVM Control Architecture Based on High-Performance SOC FPGA Array

著者 (5件)： Liu Ke (山東大学計算机科学与技術学院 山東青島262000) ,  Cai Xiaojun (山東大学計算机科学与技術学院 山東青島262000) ,  Zhang Zhiyong (山東大学計算机科学与技術学院 山東青島262000) ,  Zhao Mengying (山東大学計算机科学与技術学院 山東青島262000) ,  Jia Zhiping (山東大学計算机科学与技術学院 山東青島262000)
資料名： Jisuanji Yanjiu yu Fazhan  (Jisuanji Yanjiu yu Fazhan)
巻： 55  号： 2  ページ： 265-272  発行年： 2018年 
JST資料番号： W0790A  ISSN： 1000-1239  CODEN： JYYFEY  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 新型不揮発性メモリ(non-volatilememory,NVM)技術は日々成熟し、遅延がますます低くなり、バンド幅がますます高くなる。将来は,動的ランダム記憶装置(dynamicrandomaccessmemory)に代わる可能性がある。どのように新しいストレージの特性を総合的に統合し、高効率のメモリ構造を設計するのは、大データ、クラウドコンピューティングの要求に応える新型の主記憶システムを実現するのはすでに工業界と学術界の研究焦点になった。高性能SOCFPGAアレイに基づくNVM検証アーキテクチャを提案し、マルチレベルFPGAをマルチレベルFPGA構造を利用して、リンクマルチチップNVMを拡張した。提案した検証アーキテクチャに従って,マルチレベルFPGAに基づくマスタースレーブNVM制御装置を設計し,このアーキテクチャに適したハードウェアプロトタイプ設計を完成した。このアーキテクチャは,同じタイプのマルチチップNVMの協調動作を実現するだけでなく,ハイブリッドNVMメモリ管理方式の検証も可能である。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： *FPGA ,  主メモリ ,  不揮発性メモリ ,  管理システム ,  *計算機アーキテクチャ ,  記憶構造 ,  記憶装置 ,  帯域幅 ,  制御装置
準シソーラス用語： 協調動作 ,  マルチレベル ,  クラウドコンピューティング ,  高効率 ,  ストレージ装置 , 【Automatic Indexing@JST】

著者キーワード (5件)： non-volatile memory (NVM) ,  FPGA array ,  hybrid memory ,  memory controller ,  SOC FPGA

分類 (2件)： 集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 高性能 ,  アレイ ,  検証 ,  アーキテクチャ ,  設計