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J-GLOBAL ID：201802235955422154   整理番号：18A0521636

QCAにおける実際的なパリティ発生器とパリティ検査回路の設計【Powered by NICT】

Design of Practical Parity Generator and Parity Checker Circuits in QCA

著者 (4件)： Kumar Dharmendra ,  Kumar Chintoo ,  Gautam Shipra ,  Mitra Debasis
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： iNIS  ページ： 28-33  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 量子ドットセルラオートマトン(QCA)は,ナノテクノロジーの最近の時代のCMOSに対する可能性のある代替として出現した。QCAのいくつかの魅力的な特徴は,非常に低い電力消費と散逸,高いデバイス充填密度,高速(THz)を含んでいる。共通ディジタルモジュールのQCAに基づく設計は,最近の過去に広く研究されている。パリティ発生器とパリティチェッカ回路は誤り検出において重要な役割を果たし,従って,通信回路における必須成分として作用する。しかし,これまでQCAに基づくパリティ発生器と検査装置回路の効率的な設計のためのなされている非常に少ない。さらに,面積,遅延,複雑性,及び製造のコストのような一般に受け入れられている設計計量を持つロットを損なうとしてこれらの既存の設計は,実用的な実現可能性に欠ける。本論文では,上記のメトリックスの観点における全ての既存の設計よりも優れている,QCAのパリティ発生器とパリティチェッカ回路の新しい設計を提示した。提案した設計は,面積とレイテンシの直線的増加で大きな数の入力を取り扱うために容易に拡張できる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ロット ,  高速度 ,  通信回路 ,  電力消費 ,  *パリティ ,  *パリティ検査 ,  試験装置 ,  待ち時間 ,  ナノテクノロジー ,  誤り検出
準シソーラス用語： メトリックス ,  複雑性 ,  充填密度 ,  量子ドットセルラオートマトン ,  *再生器 , 【Automatic Indexing@JST】

分類 (3件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T) ,  オートマトン理論  (JB04000O)

タイトルに関連する用語 (5件)： QCA ,  パリティ ,  発生器 ,  パリティ検査 ,  設計