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J-GLOBAL ID：201802236183185470   整理番号：18A1044690

iot,エッジAIおよびロボット応用のためのFPGAおよびSoC上に実装されたSH-2アーキテクチャの2段階パイプラインCPU【JST・京大機械翻訳】

A two-stage-pipeline CPU of SH-2 architecture implemented on FPGA and SoC for IoT, edge AI and robotic applications

著者 (13件)： Hagiwara Kesami (The University of Electro-Communications, W08-218 1-5-1 Chofugaoka, Chofu, Tokyo 182-8585 Japan) ,  Hayashi Tomoichi (SH Consulting KK (at the time of development)) ,  Kawasaki Shumpei (SH Consulting KK) ,  Arakawa Fumio (Nagoya University) ,  Endo Oleg ,  Nomura Hayato (The University of Tokyo) ,  Tsukamoto Akira ,  Nguyen Duong (SH Consulting Viet Nam) ,  Nguyen Binh (SH Consulting Viet Nam) ,  Tran Anh (SH Consulting Viet Nam) ,  Hyunh Hoan (SH Consulting Viet Nam) ,  Kudoh Ikuo (SH Consulting KK) ,  Pham Cong-Kha (The University of Electro-Communications, W08-218 1-5-1 Chofugaoka, Chofu, Tokyo 182-8585 Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： COOL CHIPS  ページ： 1-3  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SH ISA特許は1991年に日立により記入され,2014年に発表された。その後,ISAは公共領域に属した。著者らは,55nm埋め込みNORフラッシュ技術,240MHzでの40nm NVMプロセスの33kg,および80MHzでの0.18μmプロセスの20KGにおいて作製されたIntel MAX 10FPGAの4655個の論理セルのみを消費する2段パイプラインSH-2CPUコアを開発した。RTLを(1)SoC統合,(2)それぞれの技術に対して最適化された小さなFPGAに分岐させた。CPUを組み込んだMCUはAHB,APB,UART,CAN-FD,PWM,ADCをサポートする。この解をIoT,エッジAIおよびロボット応用に移動させることを計画した。GNUと他のコンパイラ,アセンブラ,シミュレータ,デバッガはCPUをサポートする。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： シミュレータ ,  *計算機アーキテクチャ ,  アセンブラ ,  *ロボット ,  最適化 ,  コンパイラ ,  *FPGA
準シソーラス用語： デバッガ ,  論理セル ,  *システムオンチップ , 【Automatic Indexing@JST】

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (12件)： IoT ,  エッジ ,  AI ,  ロボット ,  応用 ,  FPGA ,  SOC ,  実装 ,  アーキテクチャ ,  段階 ,  パイプライン ,  CPU