抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
乗算器は多くのディジタルアプリケーション,すなわちディジタルフィルタ,ディジタル信号プロセッサ(DSP)における最も重要なブロックである。さらに,乗算器は,実時間信号処理応用に広く使われている浮動小数点(FP)演算操作における重要な要素と考えられている。FP乗算器の設計は整数乗算器より比較的複雑である。これまでの浮動小数点乗算において,アレイ,Wallaceおよびブースのような多くの乗算器設計が,設計の性能を改善するために埋め込まれている。文献から,乗算器設計が,面積,遅れ,および電力のようなすべての重要な性能計量に関して満足な性能を提供しないと推論される。そこで,本論文では,既存の乗算器技術における欠点を克服するために,修正2・1マルチプレクサと修正4:2圧縮機を考慮することにより,Vedic乗算器による単一精度浮動小数点乗算の設計と解析を示した。Vedic乗算器による単一精度浮動小数点乗算の性能における更なる改良を達成するために,最小数の加算器(またはサブトラクタ)ブロックを用いることにより,ハードウェア効率を改善するために,浮動小数点乗算法を組み込んだ。さらに,本論文は,Vedicを用いて上記の乗算器で使用される異なる技術を用いることによって,CSD乗算器の最適化された設計法を検討した。さらに,VedicおよびCSDを用いた単一精度浮動小数点乗算器の性能解析を,面積および遅延に関して解析し,また,異なる既存技術のそれと比較した。シミュレーション結果から,CSD乗算器による単一精度浮動小数点乗算は,修正技術の有無にかかわらず,Vedicを用いた浮動小数点乗算器より良好な性能を与えることを観察した。浮動小数点乗算に含まれるすべてのブロックをVerilogで符号化し,XilinxISEシミュレータを用いて合成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】