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J-GLOBAL ID：201802237443500901   整理番号：18A1258573

CMOS演算増幅器設計のための補償技術の評価【JST・京大機械翻訳】

Evaluation of compensation techniques for CMOS operational amplifier design

著者 (3件)： Zaidi Muhaned (Dep. Electronic and Computer Engineering, University of Limerick Dep. Electrical Engineering, Wasit University) ,  Grout Ian (Dep. Electronic and Computer Engineering, University of Limerick) ,  A’ain Abu Khari (Institute of Integrated Engineering, Universiti Tun Hussein Onn Johor)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICICDT  ページ： 5-8  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,2つのCMOS(相補的金属酸化物半導体)演算増幅器(オペアンプ)設計を提示して比較した。各オペアンプは,最初のステージが折畳まれたカスコードを持つ差動入力であり,第二ステージがクラスAB増幅器を形成する二段レール対レール出力に基づいている。各オペアンプ設計は異なる補償技術を組み込んだ。最初のオペアンプは,第一段階の周りに負のMiller補償を使用し,従来のMiller補償を第二段階の周りに使用する。第2のオペアンプは,第1段階の周辺で負のMillerを利用するが,第2段階の出力ノードと第1段階のカスコードノードの間接Millerを用いる。本研究の目的は,単一レール+2.5Vおよび+1.8V電源で動作するとき,0.35μm CMOS技術を用いた物理的プロトタイプデバイスからのシミュレーションおよび試験結果における異なる補償技術を用いて達成したDC利得,1利得周波数(UGF)および位相マージン(PM)を評価することであった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *増幅器 ,  周波数 ,  CMOS ,  レール ,  利得 ,  *演算増幅器
準シソーラス用語： 位相マージン ,  カスコード , 【Automatic Indexing@JST】

分類 (1件)： 増幅回路  (NC05040U)

タイトルに関連する用語 (5件)： CMOS ,  演算増幅器 ,  設計 ,  補償 ,  評価