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J-GLOBAL ID：201802238097536083   整理番号：18A2233952

新しいキャパシタレスZ2FET DRAMの統計的可変性シミュレーション:トランジスタから}回路へ【JST・京大機械翻訳】

Statistical Variability Simulation of Novel Capacitor-less Z2FET DRAM: From Transistor to}Circuit

著者 (10件)： Duan M. (University of Glasgow, Glasgow, UK) ,  Cheng B. (Synopsys, Glasgow, UK) ,  Adamu-Lema F. (University of Glasgow, Glasgow, UK) ,  Asenov P. (Synopsys, Glasgow, UK) ,  Dutta T. (University of Glasgow, Glasgow, UK) ,  Wang X. (Synopsys, Glasgow, UK) ,  Georgiev V. P. (University of Glasgow, Glasgow, UK) ,  Millar C. (Synopsys, Glasgow, UK) ,  Pfaeffli P. (Synopsys, Zurich, Switzerland.) ,  Asenov A. (University of Glasgow, Glasgow, UK)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： SISPAD  ページ： 258-261  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 従来のDRAM[1]のダウンスケーリングは外部コンデンサの存在のために直面している。Z2FET[2-5]は,外部コンデンサに対して期待される有望なDRAM候補として実証されている。過去において,いかなるメモリ技術にも重要な統計的(局所的)可変性(SV)に多くの注意を払わずに,デバイス構造[5]と製造プロセスの最適化に注目した。本論文では,新しいシミュレーション方法論を提案し,DRAMメモリウィンドウ(MW)のSVを系統的に調べた。MWのSVはZ2FETのゲートSOI領域から来る金属ゲート粒(MGG)によって支配されることが分かった。ランダム離散Doppler(RDD)によって誘起されるしきい値電圧(Vth)の変化は,Intrinsic-SOI部分においてより大きく広がるが,全体のZ2FET特性には大きな影響を及ぼさない。提案した方法論に基づいて,異なるプロセスコーナーにおけるMWのSVも研究した。結果は,より大きい平均MWだけでなく,より少ない変動をもたらす最良のコーナーによる更なるプロセス最適化の必要性を明らかにした。さらに,Z2FETベースのメモリセルの回路レベル読出し性能(可変性を含む)を評価した。これらのすべての知見は,Z2FETベースの揮発性メモリ製品開発のために,デバイスとメモリセル回路の観点から,更なる性能最適化を導くことができた。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *シミュレーション ,  生産工程 ,  *DRAM ,  製品開発 ,  記憶素子 ,  *トランジスタ ,  素子構造 ,  コンデンサ ,  最適化 ,  揮発性メモリ ,  プロセス最適化 ,  閾値電圧 ,  改変
準シソーラス用語： 読出し ,  メタルゲート ,  ダウンスケーリング , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： DRAM ,  統計 ,  可変性 ,  シミュレーション ,  トランジスタ