抄録/ポイント：
抄録/ポイント
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電子デバイスの収縮によりコア領域に多くのトランジスタを置く必要性は,電界効果トランジスタ(FET)デバイスの縮小の必要性をもたらした。既存のMOSFETデバイスの電流方程式によると,デバイス電流を増加させることができるパラメータは,おそらくチャネル幅と電子とホールの移動度である。素子性能の改善に役立つパラメータは電子と正孔の移動度である。したがって,チャネル材料を置換する必要性は,ナノエレクトロニクスにおける主要な研究作業になった。炭素原子-グラフェンの同素体は,現在利用可能なMOSFETデバイスを縮小するのに役立つ最も必要な移動度範囲を有している。チャネル材料の置換により改善できるいくつかのパラメータは,デバイスのドレイン電流,必要なドレイン電流を得るために添加された不純物の量の減少である。本研究では,縮小15nm二重ゲート格子場効果トランジスタをモデル化した。このデバイスをこのような狭い範囲にスケールダウンすると,チャネルを分割する新しいアプローチを用いて,ナノスケールでのデバイスパラメータの研究の必要性を行った。本論文における付加的な焦点は,量子容量効果を含む計算的に効率的な方法を用いることである。量子静電容量の値を得るための最も一般的な方法は,[1],[2]で提案された方程式を同時に解くことである。量子静電容量とチャネルポテンシャルのような興味のパラメータを最初に仮定し,仮定したパラメータ値と得られた値が等しいまで方程式を解いた。これはシミュレーション時間を増加させるだけでなく,複雑な近似結果値にも終わる。複素解はVerilog-Aでは実数値と虚部値に分離できず,[3],[4]で与えられたVerilog-AMS言語では回路適合性を可能にする。さらに,既存の方法論を通して得られた近似結果は,15nmスケールダウンデバイスに対して巨大なマージンである。これにより,cadence環境において二重ゲートGFETを実装することは困難になる。したがって,シミュレーションの回路レベルにおける方程式を実行する唯一の方法は,結果を実数値として,複雑な数でないようにすることである。複雑な解を避けるために,唯一の方法は方程式を多項式に変換することである。したがって,量子キャパシタンスがチャネルポテンシャル方程式から導出される四次方程式として知られる四次多項式を用いる新しい方法を提案した。本研究で採用した方法論は,その結果が実数値解であり,従ってこれまで得られた複素数解を克服する四次方程式である。これはVerilog-Aで開発され,回路モデルとして組み込まれたモデルを可能にする。提案した四次多項式方程式を用いて,弾道輸送に従う任意の素子の量子容量を計算した。したがって,本研究で提案したデバイス構造は,弾道構造に限定される。チャネルの長さと幅が平均自由行程より小さいとき,電子の弾道輸送を得ることができた。2497cm/sの移動度を達成するために,約2.63×10~11cm-2(ここでは示されていない)のN型不純物を添加した。不純物をさらに添加することができるが,それは弾道構造に影響を及ぼす電子の散乱を増加させるであろう。したがって,移動度を高めるための不純物の更なる添加が停止する。このモデルにおいて,10~6m/sのキャリアのFermi速度,1.5nmのtox(上部と底部),15nmの長さ(L),150nmの幅(W),23.024個の10-3F/mのCox(底部ゲート)を用い,移動度の決定値はTable1で報告されているようにより良いことが分かった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】
