文献

J-GLOBAL ID：201802238524369490   整理番号：18A2022346

寿命信頼性を意識したディジタル合成【JST・京大機械翻訳】

Lifetime Reliability-Aware Digital Synthesis

著者 (3件)： Duan Shengyu (Faculty of Engineering and Physical Sciences, School of Electronics and Computer Science, University of Southampton, Southampton, U.K.) ,  Zwolinski Mark (Faculty of Engineering and Physical Sciences, School of Electronics and Computer Science, University of Southampton, Southampton, U.K.) ,  Halak Basel (Faculty of Engineering and Physical Sciences, School of Electronics and Computer Science, University of Southampton, Southampton, U.K.)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 11  ページ： 2205-2216  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOSダウンスケーリングは,回路寿命信頼性に対する関心を増大させている。バイアス温度不安定性(BTI)はトランジスタエージングの主要なソースであり,CMOSデバイスにおけるしきい値電圧増加を引き起こし,回路タイミングに影響を及ぼす。本論文では,標準合成に組み込むことができるエージング緩和手法を提示した。著者らは,ag臨界ゲートに対する論理式を再構成し,BTI応力デューティサイクルを低減するための技術を提案した。最も適切なセルを選択し,最適化された論理を実行するためのフォワードパスを含む新しい技術マッピング戦略を示し,逆パスを用いて,負のスミスを制限することにより再マッピング回路を検証した。マッピング段階で生成された負の欠陥はゲートレベル最適化により除去され,タイミングと面積制約の下で寿命信頼性を改善するために回路を最適化することを目的とした。それは,タイミング,寿命または両方に関して最も好ましい変換を選ぶために,設計仕様に従って調整できる感度計量を採用する。結果は,平均で0.86%の面積オーバーヘッドで59.1%の寿命改善を示した。従来の過剰設計と比較して,28.29%高い寿命改善を実現した。さらに,著者らのアプローチは,プロセス変動と入力データの両方を考慮して,各コーナーケースの下で回路を最適化することができる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： CMOS ,  トランジスタ ,  再構成 ,  最適化 ,  臨界 ,  *ディジタル方式 ,  *信頼性
準シソーラス用語： プロセス変動 ,  オーバヘッド ,  設計仕様 ,  デューティサイクル ,  論理式 ,  閾値電圧 ,  バイアス温度不安定性 ,  ダウンスケーリング , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 寿命 ,  意識 ,  ディジタル